JFET及其制造方法技术

本发明专利技术涉及JFET及其制造方法。JFET具有半导体基体，该半导体基体具有第一表面和与第一表面基本上平行的第二表面。源极金属化和栅极金属化被布置在第一表面上。漏极金属化被布置在第二表面上。在与第一表面基本上正交的横截平面中，半导体基体包含：与源极金属化和漏极金属化欧姆接触的第一半导体区；与栅极金属化欧姆接触、彼此间隔开并且与第一半导体区形成相应的第一pn结的至少两个第二半导体区；以及与第一半导体区形成第二pn结的至少一个基体区。该至少一个基体区与源极金属化欧姆接触。该至少一个基体区的至少部分在到第一表面上的投影中被布置在两个第二半导体区之间。

【技术实现步骤摘要】

本专利技术的实施例涉及JFET，特别涉及垂直JFET并且涉及用于制作垂直半导体器件的相关方法。
技术介绍
结栅场效应晶体管(JFET，有时也称为JUGFET)在诸如碳化硅(SiC)半导体器件的宽带隙半导体器件中被广泛地用作电子受控的开关结构。在JFET中，基本上单极的电流在源极金属化(源极端子)与漏极金属化(漏极端子)之间经过半导体沟道(沟道区)流动，该半导体沟道(沟道区)通过施加适当的电压到与栅极区接触的栅极金属化(栅极端子)来控制，该栅极区与沟道形成pn结。在常开型JFET中，沟道通过施加大于JFET的夹断电压的反向偏置电压(即将Pn结反向偏置的电压)到栅极金属化而“被夹断”。在具有横向沟道的横向JFET中，典型地在制造期间通过高温外延沉积来限定沟道。使用这个复杂的工艺，制造的沟道宽度主要由外延沉积层的厚度来确定。典型地，狭窄的工艺窗口被用于外延沉积以减少由厚度可变性产生的夹断电压的可变性。然而，这可能产生低成品率。垂直JFET的相应的沟道宽度和夹断电压的可变性主要由光刻变化特别是CD变化(临界尺寸变化)确定。这典型地也产生处理成品率与夹断电压的可变性之间的权衡。由于这些原因和其它原因，需要改进。
技术实现思路
根据垂直JFET的实施例，垂直JFET包含半导体基体，该半导体基体具有第一表面和与第一表面基本上平行伸延的第二表面。源极金属化和栅极金属化被布置在第一表面上。漏极金属化被布置在第二表面上。在与第一表面基本上正交的横截平面中，半导体基体包含:与漏极金属化和源极金属化欧姆接触的η掺杂第一半导体区；与栅极金属化欧姆接触、基本上延伸到第一表面、彼此间隔开并且与第一半导体区形成相应的第一 Pn结的多个P掺杂的第二半导体区；以及彼此间隔开的、与P掺杂的第二半导体区间隔开的、与第一表面并且与第二表面间隔开的、并且与第一半导体区形成相应的第二 Pn结的多个P掺杂的基体区。P掺杂的基体区与源极金属化欧姆接触。根据JFET的实施例，JFET包含半导体基体，该半导体基体具有第一表面和与第一表面基本上平行伸延的第二表面。源极金属化和栅极金属化被布置在第一表面上。漏极金属化被布置在第二表面上。在与第一表面基本上正交的横截平面中，半导体基体包含:与源极金属化和漏极金属化欧姆接触的第一半导体区；与栅极金属化欧姆接触、彼此间隔开并且与第一半导体区形成相应的第一 Pn结的至少两个第二半导体区；以及与第一半导体区形成第二 Pn结的至少一个基体区。至少一个基体区与源极金属化欧姆接触。至少一个基体区的至少一部分在到第一表面上的投影中被布置在两个第二半导体区之间。根据用于制作JFET的方法的实施例，该方法包含:提供具有第一表面和η掺杂的第一半导体层的半导体衬底；在第一表面上形成硬掩模，该硬掩模包含限定η掺杂的第一半导体层中的第一区段的开口；经过硬掩模将第一最大能量的受主离子注入到第一区段中；用包含与硬掩模的开口基本上互补的开口的反型掩模来代替硬掩模；经过反型掩模将不同于第一最大能量的第二最大能量的受主离子注入到η掺杂的第一半导体层的第二区段中；执行至少一个温度步骤以激活第一区段和第二区段中的受主离子；在第一表面上形成与第二区段欧姆接触的栅极金属化；以及在第一表面上形成与第一区段欧姆接触的源极金属化。根据用于制作JFET的方法的实施例，该方法包含:提供具有第一侧面并且包括延伸到第一侧面的η掺杂的第一半导体层的半导体衬底；在第一侧面上形成掩模，以致该掩模在横截平面中包括掩模部分和布置在相邻掩模部分之间的开口 ；经过掩模将受主离子注入到第一半导体层中，该受主离子具有第一最大能量，以致撞击在掩模部分上的受主离子的至少部分穿过掩模部分并且被注入到第一半导体层中；去除掩模；以及从第一侧面将施主离子注入到第一半导体层中。通过阅读下面的详细描述以及通过观看附图，本领域技术人员将认识到附加的特征和优点。【附图说明】附图中的部件不必成比例，相反重点放在本文中图示的原理上。图1图示经过根据实施例的垂直半导体器件的半导体基体的横截面。图2图示经过根据实施例的在图1中图示的半导体基体的进一步横截面。图3图示经过根据实施例的垂直半导体器件的半导体基体的横截面。图4图示经过根据实施例的垂直半导体器件的半导体基体的横截面。图5图示经过根据实施例的垂直半导体器件的半导体基体的横截面。图6图示经过根据实施例的垂直半导体器件的半导体基体的横截面。图7Α图示经过根据实施例的垂直半导体器件的半导体基体的横截面。图7Β图示根据实施例的垂直半导体器件的部分的透视图。图8Α至图9C图示经过在根据实施例的方法的方法步骤期间的半导体基体的垂直横截面。图1OA至图1OC图示经过在根据实施例的方法的方法步骤期间的半导体基体的垂直横截面。【具体实施方式】在下面详细描述中，对附图进行了参考，这些附图形成其部分，并且在附图中通过图示的方式示出了在其中可实践本专利技术的特定实施例。在这点上，参考所描述的(一个或多个)附图的定向，使用了方向性术语，诸如“顶”、“底”、“前”、“后”、“首”、“尾”等。因为实施例的部件能够以多个不同定向来定位，所以为了图示的目的使用方向性术语并且方向性术语决不进行限制。在不脱离本专利技术的范围的情况下，可以利用其它实施例并且可以进行结构上或逻辑上的改变。因此，下面详细描述不应在限制的意义上理解，并且本专利技术的范围由所附的权利要求限定。现在将对各种实施例进行详细参考，实施例中的一个或多个示例被图示在附图中。每个示例通过解释的方式被提供并且不意味着作为本专利技术的限制。例如，图示或描述为一个实施例的部分的特征能够被使用在其他实施例上或与其他实施例结合使用以产生又进一步的实施例。旨在本专利技术包含这样的修改和变化。示例使用特定语言被描述，其不应该被解释为限制所附权利要求书的范围。附图不是成比例的并且仅为了图示的目的。为了清楚起见，在不同的附图中通过相同参考已指定相同元件或制造步骤，如果不是另外声明。在该说明书中所使用的术语“水平的”旨在描述与半导体衬底或基体的第一或主表面基本上平行的定向。这能够是例如晶圆或管芯的表面。在该说明书中所使用的术语“垂直的”旨在描述定向，该定向基本上布置成与第一表面正交，即与半导体衬底或基体的第一表面的法线方向平行。在该说明书中，半导体基体的半导体衬底的第二表面被认为通过下表面或背侧表面所形成，而第一表面被认为通过半导体衬底的上表面、前表面或主表面所形成。在该说明书中所使用的术语“上面”和“下面”因此在考虑该定向的情况下描述一个结构特征到另一个结构特征的相对位置。在该说明书中，η掺杂被称为第一导电类型，而P掺杂被称为第二导电类型。可替代地，能够利用相反的掺杂关系形成半导体器件以致第一导电类型能够是P掺杂的并且第二导电类型能够是η掺杂的。而且，一些附图通过接近掺杂类型指示或“+”来图示相对掺杂浓度。例如，“η_”意味着小于“η”掺杂区的掺杂浓度的掺杂浓度，而“η+”掺杂区域具有比“η”掺杂区更大的掺杂浓度。然而，除非另外声明，指示相对掺杂浓度不意味着相同的相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度。例如，两个不同的η+掺杂区能够具有不同的绝对掺杂浓度。例如，这同样适用于η+掺杂区和P +掺杂区。在该说明书中描述的特定实施例涉及而没有被限制本文档来自技高网...

【技术保护点】
一种垂直JFET，包括：半导体基体，具有第一表面和与所述第一表面基本上平行伸延的第二表面；源极金属化，被布置在第一表面上；漏极金属化，被布置在第二表面上；以及栅极金属化，被布置在第一表面上，其中在与第一表面基本上正交的横截平面中，半导体基体包括：　n掺杂的第一半导体区，与漏极金属化和源极金属化欧姆接触；　多个p掺杂的第二半导体区，与栅极金属化欧姆接触，基本上延伸到第一表面，彼此间隔开并且与第一半导体区形成相应的第一pn结；以及　多个p掺杂的基体区，与源极金属化欧姆接触，彼此间隔开，与p掺杂的第二半导体区间隔开，与第一表面并且与第二表面间隔开，并且与第一半导体区形成相应的第二pn结。

【技术特征摘要】
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【专利技术属性】
技术研发人员：JP康拉特，C奥夫拉尔，HJ舒尔策，R希米尼克，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国;DE