用于形成基于突发的符号的存储器控制器制造技术

一种存储器控制器，用于基于码字和与多个引脚相关联的存储器接口。所述码字包括多个n比特符号。码字的n比特符号随时间根据与存储器的引脚中的一个引脚相关联的多个n突发而形成。

【技术实现步骤摘要】
【国外来华专利技术】【专利说明】
技术介绍
在使用存储器的计算系统中，可靠性是重要的挑战。然而，存储器可能是系统故障的频繁的来源。存储器错误可以发生在存储器芯片或者存储器/子系统的引脚中。因为已经开发了不同的存储器芯片封装和布置，所以对于计算系统可能变得甚至更加重要的是:容忍存储器故障。【附图说明】图1是按照示例包括码字的系统的方框图。图2是按照示例包括码字的系统的方框图。图3A是按照示例的存储器的方框图。图3B是按照示例的存储器的方框图。图4是按照示例的基于形成码字的流程图。【具体实施方式】示例计算系统可以提供增强的存储器保护方案以更好地容忍存储器错误。系统可以包括用于与具有多个引脚的存储器接口的存储器控制器。存储器控制器可以基于包括多个η比特符号的码字来与存储器交互。码字的η比特符号可以随时间根据来自存储器的多个引脚中的一个引脚的多个η突发(burst)形成。码字可以用来检测和/或校正存储器错误，从而允许系统容忍诸如芯片故障和/或引脚故障那样的错误。图1是按照示例包括码字130的系统100的方框图。存储器控制器110经由总线102 (例如，数据通道)耦合到存储器120以传输码字130。存储器120可以经由引脚122与总线102接口。码字130可以包括多个符号132。符号可以包括多个突发134。可以通过应用单比特错误校正和双比特错误校正(SEC-DED )码实现存储器保护机制，从而容忍I比特的错误。例如，SEC-DED可以容忍一个引脚故障，因为一个引脚故障可表现为每次访问可被校正的I比特错误。SEC-DED可以使用具有72比特宽的数据路径的存储器系统结构，所述存储器系统结构具有64个数据引脚和8个ECC引脚(例如，诸如在图2中示出的)。存储器保护机制还可以是基于符号的。图1的码字130可以用来基于其符号132的结构和基于符号的纠错码(ECC)提供错误检测和/或校正。符号132可以被确定大小并且被组织以便ECC利用该符号132。在示例中，符号大小可以是8比特。符号132可以是特定数量的比特宽。可以将符号132 (水平地)构建为例如8比特宽。采用新的封装技术(诸如存储器管芯/芯片的3D堆叠或者叠层封装(package-on-package))，容忍引脚错误可能变得更加重要。其他的技术/结构是可能的(例如，除了上文描述的8比特宽和扁平的符号结构示例之外的任意比特宽度的其他符号结构)。因此，存储器保护机制也许能够容忍更大数量的引脚122的故障，而不需要增大ECC开销。本文描述的示例可以利用一种基于符号的技术，该技术可以使用Reed-Solomon(RS)纠错码来利用垂直符号结构，例如使用由I比特数据的8个突发134构成的I比特宽的8比特符号132。本示例可以把引脚故障作为目标，并且符号132可以根据来自存储器120的单个引脚122的数据而构建。因此，基于单个引脚122的符号132可以由该单个引脚122的错误所影响，而不被其他引脚122的错误影响。根据单个引脚122的输出构建符号132可以使得基于符号的纠错码(ECC)能够容忍更大数量的引脚故障，而不会使得随机比特故障的性能降级。垂直地组织符号132 (将受单个输入/输出(I/O)引脚122影响)可以使I/O引脚的容忍能力最大化。总线102可以包括载送引脚数据的多个通道，并且符号结构可以被布置成适应总线102的布局。根据单个引脚122而构建符号132可以被存储器120中的突发访问能力促进，所述存储器120例如在双倍数据速率(DDRx)动态随机存取存储器(DRAM)系统中。DRAM系统可以提供η比特的预取并且突发η次访问以便将DRAM的核速度与较快的总线速度接口，其中η对于单倍数据速率同步DRAM (SDRAM)是1，对DDR是2，对DDR2是4，而对DDR3是8等等(例如，DDR4)。因此，突发访问可以在给定时间窗内转移大数据块，同时DRAM内核操作以较慢速率运行。假设是DDR3 (或者DDR4)，可通过多个比特的突发(诸如突发-8访问)来产生DRAM的访问。因此，可以实现根据I比特的8个突发而构建8比特符号，而不会影响DRAM调度或者DRAM访问行为。因此，本文描述的示例每次访问可以使用64比特数据通道和单个双列直插式存储模块(DIMM)，并且基于垂直的符号结构容忍大量的引脚故障。图2是按照示例包括码字230的系统200的框图。存储器控制器210经由总线202 (例如，数据通道)耦合到存储器220以传输码字230。存储器220包括多个具有引脚222的芯片224。码字230可以包括多个符号232 (例如，垂直符号)。一个符号包括多个突发 234。存储器220展现了一种类型的存储器芯片224的布局和引脚222的存储器通道配置。存储器220可以是基于72比特宽接口(其中64比特可以是数据，而8比特可以是ECC)的DRAM模块。如果不使用ECC，八个芯片224可以被用来通过使用64比特的通道宽度提供64比特的数据。如所示，基于提供一个x8 ECC存储器模块配置的9个x8 DRAM芯片224，通道宽度是72比特。示例可以使用其他类型的芯片224。例如，在这样的配置中，通过使用两倍数量的x4 DRAM芯片，使用x4 DRAM可以实现所示的72比特的相同的通道宽度。ECC方案可以使用SEC-DED实施方案，借此，SEC-DED码字231可以被形成为宽的、单个突发的72比特值。对于例如基于使用72比特宽的ECC DMM的宽和扁平(例如，I比特高)的码字231的比特错误校正和/或芯片故障校正而言，这样的SEC-DED机制(不基于符号)可能具有有限的引脚故障容忍能力。在使用SEC-DED码字231的存储器配置中，引脚故障将表现为I比特错误，因此SEC-DED可以容忍多达I个引脚故障。在存储器220被配置成具有采用128比特数据和16比特ECC的宽通道配置的情况下，尽管芯片故障容忍机制可以比基于SEC-DED码字231的机制校正更多的引脚故障，但是如果影响相同的单个芯片224，则这样的引脚故障可能是可校正的。使用宽码字的基于符号的芯片删除(chipkill)校正存储器系统可能需要窄宽度的DRAM芯片(例如，4比特宽芯片)以及宽存储器通道(例如，128比特宽通道，其可以由并排耦合的两个64比特存储器模块形成)。一些芯片删除存储器系统可以使用更宽的存储器通道，诸如144比特宽的存储器通道，在此情况下，两个72比特宽通道存储器模块被并联地使用以提供宽码字。采用并联连接的多个存储器模块220，基于x8 DRAM芯片，使用Reed-Solomon编码可以使得用于所述两个存储器模块的2个校验符号能够校正一个符号错误。这样的技术将使用总计18个DRAM芯片，其中将存在16个数据DRAM芯片和2个ECC DRAM芯片。存储器访问将提供(16 X 8)=128比特的数据，加上(2 X 8)=16比特的ECC，从而实现2个校验符号ECC码。这样的码可以校正扁平的码字231以及其扁平的符号中的单个符号错误，并且可以容忍一个芯片故障。然而，与使用不需要存储器220的附加模块(和其他效率)的更高符号的示例存储器技术相比，这样的技术可能更昂贵并且需要用于支持附加存储器(例如，2个存储模块)的附加功率。然而，通过本文档来自技高网...

【技术保护点】
一种系统，包括：存储器控制器，用于基于包括多个n比特符号的码字与存储器接口，所述存储器与多个引脚相关联；其中所述码字的n比特符号随时间根据与存储器的多个引脚中的一个引脚相关联的多个n突发形成。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：DH永，R施雷伯，S李，
申请(专利权)人：惠普发展公司，有限责任合伙企业，
类型：发明
国别省市：美国;US