本发明专利技术提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明专利技术的半导体器件的制造方法，通过将PMOS长度方向的浅沟槽隔离的靠近沟道的部分替换成压应力材料，使得PMOS长度方向的浅沟槽隔离对PMOS沟道的应力被调整为压应力，因而提高了PMOS的性能，最终提高了整个半导体器件的性能。本发明专利技术的半导体器件，PMOS长度方向的浅沟槽隔离包括位于下方的第一部分与位于所述第一部分上方的由压应力材料构成的第二部分，可以保证PMOS长度方向的浅沟槽隔离对PMOS的沟道施加压应力，提高了PMOS的性能，最终提高了整个半导体器件的性能。本发明专利技术的电子装置，使用了上述半导体器件，同样具有上述优点。
【技术实现步骤摘要】
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法和电子>J-U ρ?α装直。
技术介绍
在半导体
中,对于先进的半导体技术(例如28nm工艺),应力工程成为器件性能提升的最重要的因素之一。对于PM0S，锗硅(SiGe)技术可以通过给沟道施加压应力来提高载流子迁移率。对于NM0S，则可以通过碳硅(SiC)技术或应力记忆技术(stressmemory technology, SMT)给沟道施加张应力来提高载流子迁移率。在低端技术中，浅沟槽隔离(STI)仅用于器件的隔离。但是，随着集成电路(IC)尺寸的缩小，NMOS和PMOS的性能都在很大程度上受到STI的应力的影响。宽度方向(W-direct1n)的张应力有益于NMOS和PM0S，但是，它的影响弱于长度方向(L_direct1n)的张应力。长度方向(L-direct1n)的张应力对NMOS有益但对PMOS有害。之前的STI由于热失配(STI和硅衬底的热膨胀系数不同)和晶格失配(氧原子导致的晶格变大)而提供压应力，然而，在45nm及以下的工艺中，一些类型的STI (HARP或具有SiCoNi的HARP)由于松的或多孔的氧化物膜工艺而产生张应力或中性应力。这种STI氧化物膜有利于空隙填充。但是，其长度方向的张应力将降低PMOS的性能，这导致了在一些高性能要求的集成电路中，有时PMOS的压应力不够大且载流子迁移率不能满足要求，最终导致半导体器件(例如SRAM)的良率受到影响。显然，随着器件尺寸的缩小以及对器件性能的要求越来越高，现有技术中的PMOS由于受到来自长度方向(L-direct1n)的STI的张应力的影响，其性能将难以满足人们的实际需要。为解决上述问题，本专利技术提出一种新的半导体器件的制造方法。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件及其制造方法和电子装置。本专利技术实施例一提供一种半导体器件的制造方法，所述方法包括:步骤SlOl:提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离，其中所述浅沟槽隔离包括PMOS长度方向的浅沟槽隔离；步骤S102:去除所述PMOS长度方向的浅沟槽隔离靠近所述PMOS的沟道的部分；步骤S103:在所述PMOS长度方向的浅沟槽隔离被去除的部分所在的位置填充压应力材料以形成对所述PMOS的沟道施加压应力的浅沟槽隔离，其中所述对所述PMOS的沟道施加压应力的浅沟槽隔离包括由所述PMOS长度方向的浅沟槽隔离的剩余部分构成的第一部分与位于所述第一部分上方的由所述压应力材料构成的第二部分。可选地，在所述步骤S102中，所述PMOS长度方向的浅沟槽隔离被去除的部分的深度为 5nm-200nm。可选地，在所述步骤S103中，所述第一部分具有张应力或既不具有张应力也不具有压应力。可选地，所述步骤S103包括:在所述PMOS长度方向的浅沟槽隔离被去除的部分所在的位置填充压应力材料；通过化学机械抛光去除过量的所述压应力材料，以形成所述第二部分。可选地，所述步骤SlOl包括:步骤SlOll:提供半导体衬底，在所述半导体衬底上形成用于加工浅沟槽隔离的掩膜；步骤S1012:通过刻蚀工艺在所述半导体衬底内形成用于容置浅沟槽隔离的沟槽；步骤S1013:在所述沟槽内形成所述浅沟槽隔离。可选地，所述步骤S1013包括:在所述沟槽内填充隔离材料；通过化学机械抛光去除所述隔离材料高于所述掩膜的部分，以形成所述浅沟槽隔离(103)。本专利技术实施例二提供一种半导体器件，包括半导体衬底以及位于所述半导体衬底内的浅沟槽隔离；其中，所述浅沟槽隔离包括PMOS长度方向的浅沟槽隔离，并且所述PMOS长度方向的浅沟槽隔离包括位于下方的第一部分与位于所述第一部分上方的由压应力材料构成的第二部分。可选地，所述第二部分的厚度为5nm_200nm。可选地，所述第一部分具有张应力或既不具有张应力也不具有压应力。本专利技术实施例三提供一种电子装置，其包括如上所述的半导体器件。本专利技术的半导体器件的制造方法，通过将PMOS长度方向的浅沟槽隔离的靠近沟道的部分替换成压应力材料，使得PMOS长度方向的浅沟槽隔离对PMOS沟道的应力被调整为压应力，因而提高了 PMOS的性能，最终提高了整个半导体器件的性能。本专利技术的半导体器件，PMOS长度方向的浅沟槽隔离包括位于下方的第一部分与位于所述第一部分上方的由压应力材料构成的第二部分，可以保证PMOS长度方向的浅沟槽隔离对PMOS的沟道施加压应力，提高了 PMOS的性能，最终提高了整个半导体器件的性能。本专利技术的电子装置，使用了上述半导体器件，同样具有上述优点。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1A-1F为本专利技术实施例一的半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；图2为本专利技术实施例一的半导体器件的制造方法的一种示意性流程图；图3为本专利技术实施例二的半导体器件的一种示意性剖视图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除本文档来自技高网...
【技术保护点】
一种半导体器件的制造方法，其特征在于，所述方法包括：步骤S101：提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离，其中所述浅沟槽隔离包括PMOS长度方向的浅沟槽隔离；步骤S102：去除所述PMOS长度方向的浅沟槽隔离靠近所述PMOS的沟道的部分；步骤S103：在所述PMOS长度方向的浅沟槽隔离被去除的部分所在的位置填充压应力材料以形成对所述PMOS的沟道施加压应力的浅沟槽隔离，其中所述对所述PMOS的沟道施加压应力的浅沟槽隔离包括由所述PMOS长度方向的浅沟槽隔离的剩余部分构成的第一部分与位于所述第一部分上方的由所述压应力材料构成的第二部分。
【技术特征摘要】
【专利技术属性】
技术研发人员：韦庆松，于书坤，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31
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