基于FPGA的高标清可混播的多画面分割器及分割方法技术

本发明专利技术提供一种基于FPGA的高标清可混播的多画面分割器，包括多个高速串行接口接收模块、多个辅助数据提取和显示模块、多个视频缩放模块，高速串行接口接收模块、辅助数据提取和显示模块、视频缩放模块相互配合形成多组，分别处理多路SDI视频信号；多个视频缩放模块分别与视频拼接模块连接；视频拼接模块分别与存储模块、HDMI发送芯片所需信号模块以及高速串行接口发送模块连接。本发明专利技术还提供一种基于FPGA的多画面分割方法。本发明专利技术选用FPGA作为主芯片，采用一片外部存储器，使用三次插值方法对视频缩放，同时通过对多路视频写入存储器的时间控制，使得分割器只需一个存储器并且不需要使用收费的IP核，大大降低成本。

【技术实现步骤摘要】

本专利技术涉及一种广播级多画面分割器，特别涉及一种基于FPGA的高标清可混播的有辅助数据提取功能的多画面分割器及分割方法。
技术介绍
近年来广播电视市场，高清视频正在渐渐取代标清视频，但是由于设备等各种原因的限制，高清和标清在以后很长的一段时间内会并存，目前国内外大多高标清混播的分割器是基于FPGA+DSP的方案，用DSP来对每路视频进行缩放处理，然后再把视频送入FPGA以便让视频达到分割画面输出的目的，但这样多芯片的组合方式可能导致系统的可靠性降低，同时多芯片方案会增加PCB印刷线路板制板面积，从而导致产品体积大、便携性差、设计成本高及灵活性不好等弊端。有些基于FPGA的方案，会对每路信号用FPGA提供的IP核来先对视频进行缩放和去隔行，这样会消耗大量的FPGA资源，为了保证运行速度不得不选用大容量的FPGA，这样无疑增加了成本。同时对每一路视频芯片缩放和去隔行必须用大量的高速外部存储器，这样同样会增加PCB制版的难度和制版的面积，另外IP核的费用也较高，无疑增加了成本。目前广播电视领域通常使用SDI信号，我国广电行业主要使用两种SDI制式即：被行业内称为576I50HZ的标清制式和称为1080I50HZ的高清制式，传输SDI到FPGA通常是先通过均衡，再通过解串器把SDI信号转换成多组差分信号，再把这些差分信号输出到FPGA，这样会导致使用FPGA的大量IO接口，另外由于解串器的成本很高从而增加设计成本。正是由于解串器这些缺点，近年来很多低成本的FPGA内部集成了类似于解串器功能的模块——高速串行接口，但是高速串行接口有个缺点：它的最低速率是640M/S，而标清视频的速率只有270M/S，所以高速串行接口只能采用过采样的方式来对标清进行采样，即用1.485G/S或者2.97G/S的速率来对270M/S速率的标清进行采样，但是通过高速串行接口恢复出来的时钟和参考时钟是同源时钟，和本身的标清SDI信号的时钟不是同源时钟，这样通常需要外部存储器来缓存数据，再通过重新建立外部时钟来读取数据，这样同样会消耗更多的I/O口和FPGA资源。
技术实现思路
鉴于现有解决方案中存在的系统不稳定及成本较高等问题，本专利技术提出一种基于FPGA的高标清可混播的多画面分割器，该多画面分割器实现起来方便、系统更稳定、成本更低。本专利技术所提供的基于FPGA的高标清可混播的多画面分割器，其特征在于：包括多个高速串行接口接收模块、多个辅助数据提取和显示模块、多个视频缩放模块，所述高速串行接口接收模块、辅助数据提取和显示模块、视频缩放模块相互配合形成多组，分别处理多路SDI视频信号；多个视频缩放模块分别与视频拼接模块连接；所述视频拼接模块分别与存储模块、HDMI发送芯片所需信号模块以及高速串行接口发送模块连接；所述高速串行接口接收模块用于接收外部输入的SDI视频信号，获取NRZI数据并将其转换成YUV422数据、数据时钟、数据有效信号、高标清识别信号；所述辅助数据提取和显示模块，用于提取视频信号中的辅助数据并在视频中显示该辅助数据；所述视频缩放模块，用于对显示有辅助数据的视频进行缩放，采用双三次插值算法对高标清分别处理，获取视频图像的数据以及视频图像所在行的数据，并发送给所述视频拼接模块；所述视频拼接模块，用于把多路的视频信号拼接成一路组合视频信号；所述存储模块用于缓存所述视频拼接模块生成的组合视频信号；所述HDMI发送芯片所需信号模块，根据组合视频信号生成符合后端HDMI芯片要求的视频信号；所述高速串行接口发送模块，用于将组合视频信号转换成SDI信号输出。进一步地，所述辅助数据提取和显示模块包括依次连接的提取音频数据模块、生成音频分贝值模块、计算音柱显示区域模块、分贝值三色显示模块；依次连接的提取时间码模块、计算时间码显示区域模块、生成字符ROM的读地址模块、显示时间码模块；所述分贝值三色显示模块、显示时间码模块分别连接α混叠模块；所述提取音频数据模块，用于提取嵌入在视频信号中的音频数据；所述生成音频分贝值模块，用于把得到的音频数据转化成分贝值；所述计算音柱显示区域模块，用于确定音频的显示区域；所述分贝值三色显示模块，用于根据分贝值的大小，在所述计算音柱三色显示模块确定的显示区域内，把分贝值通过三色电平柱的形式显示出来；所述提取时间码模块，用于提取嵌入在视频信号中的时间码信息；所述计算时间码显示区域模块，用于确定时间码的显示区域；所述生成字符ROM的读地址模块，根据所述计算时间码显示区域模块确定的显示区域，生成字符ROM的读地址；所述显示时间码模块，根据所述生成字符ROM的读地址模块生成的读地址读取ROM中的数据，生成时间码图像；所述α混叠模块，用于把音柱信号和时间码图像叠加到视频信号上。进一步地，所述视频缩放模块包括依次连接的4×4邻域生成模块、三次线性插值模块、视频数据位置编号调整模块、视频数据缓存模块、视频信号输出模块；所述4×4邻域生成模块，用于生成4×4邻域；所述三次线性插值模块，用于对4×4邻域生成模块生成的数据进行三次线性插值，并对视频数据的位置信息进行重新编号；所述视频数据缓存模块，用于缓存经过横向压缩的视频数据图像；所述视频信号输出模块，用于输出视频数据、横纵坐标、数据有效信号。进一步地，所述视频拼接模块包括多个视频数据缓存模块、写入判断输入模块、控制模块、视频同步发生器、帧判读信号模块、读出模块以及FVH嵌入模块；所述视频数据缓存模块，用于缓存当前行的数据和该行数据所对应的纵坐标的数值；所述写入判断输入模块，用于读取多个视频数据缓存模块缓存的视频数据，控制多个视频数据缓存模块的读取的次序，并对高标清视频分开处理；所述控制模块，用于生成所述存储模块的控制信号；所述视频同步发生器，用于根据外部时钟生成行场同步信号；所述帧判读信号模块，用于生成帧判读信号，避免从所述存储模块读同一帧而出现显示的上下半幅图像不属于同一帧的情况；所述读出模块，根据帧判读信号及行场同步信号读取缓存入所述存储模块的视频数据；所述FVH嵌入模块，用于将FVH信号嵌入从所述存储模块读出的视频数据中。本专利技术还提供一种基于FPGA的高标清可混播的多画面分割方法，其特征在于，包括以下步骤：（1）高速串行接口接收模块接收外部输入的SDI视频信号，获取NRZI数据并将其转换成YUV422数据、数据时钟、数据有效信号、高本文档来自技高网...

【技术保护点】
一种基于FPGA的高标清可混播的多画面分割器，其特征在于：包括多个高速串行接口接收模块、多个辅助数据提取和显示模块、多个视频缩放模块，所述高速串行接口接收模块、辅助数据提取和显示模块、视频缩放模块相互配合形成多组，分别处理多路SDI视频信号；多个视频缩放模块分别与视频拼接模块连接；所述视频拼接模块分别与存储模块、HDMI发送芯片所需信号模块以及高速串行接口发送模块连接；所述高速串行接口接收模块用于接收外部输入的SDI视频信号，获取NRZI数据并将其转换成YUV422数据、数据时钟、数据有效信号、高标清识别信号；所述辅助数据提取和显示模块，用于提取视频信号中的辅助数据并在视频中显示该辅助数据；所述视频缩放模块，用于对显示有辅助数据的视频进行缩放，采用双三次插值算法对高标清分别处理，获取视频图像的数据以及视频图像所在行的数据，并发送给所述视频拼接模块；所述视频拼接模块，用于把多路的视频信号拼接成一路组合视频信号；所述存储模块用于缓存所述视频拼接模块生成的组合视频信号；所述HDMI发送芯片所需信号模块，根据组合视频信号生成符合后端HDMI芯片要求的视频信号；所述高速串行接口发送模块，用于将组合视频信号转换成SDI信号输出。...

【技术特征摘要】
1.一种基于FPGA的高标清可混播的多画面分割器，其特征在于：包括多
个高速串行接口接收模块、多个辅助数据提取和显示模块、多个视频缩放模块，
所述高速串行接口接收模块、辅助数据提取和显示模块、视频缩放模块相互配合
形成多组，分别处理多路SDI视频信号；多个视频缩放模块分别与视频拼接模
块连接；所述视频拼接模块分别与存储模块、HDMI发送芯片所需信号模块以及
高速串行接口发送模块连接；
所述高速串行接口接收模块用于接收外部输入的SDI视频信号，获取NRZI
数据并将其转换成YUV422数据、数据时钟、数据有效信号、高标清识别信号；
所述辅助数据提取和显示模块，用于提取视频信号中的辅助数据并在视频中
显示该辅助数据；
所述视频缩放模块，用于对显示有辅助数据的视频进行缩放，采用双三次插
值算法对高标清分别处理，获取视频图像的数据以及视频图像所在行的数据，并
发送给所述视频拼接模块；
所述视频拼接模块，用于把多路的视频信号拼接成一路组合视频信号；
所述存储模块用于缓存所述视频拼接模块生成的组合视频信号；
所述HDMI发送芯片所需信号模块，根据组合视频信号生成符合后端HDMI
芯片要求的视频信号；
所述高速串行接口发送模块，用于将组合视频信号转换成SDI信号输出。
2.如权利要求1所述的基于FPGA的高标清可混播的多画面分割器，其特
征在于：所述辅助数据提取和显示模块包括依次连接的提取音频数据模块、生成
音频分贝值模块、计算音柱显示区域模块、分贝值三色显示模块；依次连接的提
取时间码模块、计算时间码显示区域模块、生成字符ROM的读地址模块、显示时
间码模块；所述分贝值三色显示模块、显示时间码模块分别连接α混叠模块；
所述提取音频数据模块，用于提取嵌入在视频信号中的音频数据；
所述生成音频分贝值模块，用于把得到的音频数据转化成分贝值；
所述计算音柱显示区域模块，用于确定音频的显示区域；
所述分贝值三色显示模块，用于根据分贝值的大小，在所述计算音柱三色显

\t示模块确定的显示区域内，把分贝值通过三色电平柱的形式显示出来；
所述提取时间码模块，用于提取嵌入在视频信号中的时间码信息；
所述计算时间码显示区域模块，用于确定时间码的显示区域；
所述生成字符ROM的读地址模块，根据所述计算时间码显示区域模块确定的
显示区域，生成字符ROM的读地址；
所述显示时间码模块，根据所述生成字符ROM的读地址模块生成的读地址读
取ROM中的数据，生成时间码图像；
所述α混叠模块，用于把音柱信号和时间码图像叠加到视频信号上。
3.如权利要求1所述的基于FPGA的高标清可混播的多画面分割器，其特
征在于：所述视频缩放模块包括依次连接的4×4邻域生成模块、三次线性插值
模块、视频数据位置编号调整模块、视频数据缓存模块、视频信号输出模块；
所述4×4邻域生成模块，用于生成4×4邻域；
所述三次线性插值模块，用于对4×4邻域生成模块生成的数据进行三次线
性插值，并对视频数据的位置信息进行重新编号；
所述视频数据缓存模块，用于缓存经过横向压缩的视频数据图像；
所述视频信号输出模块，用于输出视频数据、横纵坐标、数据有效信号。
4.如权利要求1所述的基于FPGA的高标清可混播的多画面分割器，其特
征在于：所述视频拼接模块包括多个视频数据缓存模块、写入判断输入模块、控
制模块、视频同步发生器、帧判读信号模块、读出模块以及FVH嵌入模块；
所述视频数据缓存模块，用于缓存当前行的数据和该行数据所对应...

【专利技术属性】
技术研发人员：喻金华，肖渭光，
申请(专利权)人：南京视威电子科技股份有限公司，
类型：发明
国别省市：江苏;32