提供了改进非易失性被俘获电荷存储器设备的方法和由此制造的设备。在实施方式中，该方法包括形成包括多晶硅的沟道区，其电连接衬底中的源极区和漏极区。通过使衬底氧化以形成氧化膜并使氧化膜氮化来在沟道区上方在衬底上形成隧道层，且阻挡层沉积在多层电荷俘获层上。在一个实施方式中，该方法还包括稀释湿蚀刻以使所沉积的阻挡层密实并使贫氧第二层的一部分氧化。
【技术实现步骤摘要】
【国外来华专利技术】【专利说明】SONOSONO叠层改进 相关申请的交叉引用 本申请是2007年9月26日提交的共同待审查的美国申请序列号11/904,506的 同系列继续申请，序列号11/904, 506根据35U.S.C. 119(e)要求2007年5月25日提交的 美国临时专利申请序列号60/940, 384的优先权利益，该两个申请都通过引用被并入本文。
本专利技术的实施方式设及电子设备制造产业，且更具体地设及非易失性被俘获电荷 存储器设备的制造。 背景 图1是具有半导体-氧化物-氮化物-氧化物-半导体（S0N0巧栅极叠层102的 半导体设备100的中间结构的部分横截面视图，半导体-氧化物-氮化物-氧化物-半导体 (S0N0巧栅极叠层102包括根据常规方法在半导体衬底108的表面106上方形成的常规氧 化物-氮化物-氧化物（0N0)叠层104。设备100 -般还包括与栅极叠层对齐并由沟道区 112分隔的一个或多个扩散区110,例如源极区和漏极区。S0N0S栅极叠层102包括在0N0 叠层104上形成并与0N0叠层104接触的多晶娃（poly)栅极层114。多晶娃栅极114通过 0N0叠层104与衬底108分隔或电隔离。0N0叠层104通常包括氧化娃隧道层116、用作设 备100的电荷存储或存储器层的氮化娃电荷俘获层118W及覆盖在电荷俘获层118上面的 氧化娃阻挡层120。 该样的S0N0S型晶体管对非易失性存储器（NVM)是有用的。电荷俘获层存储电荷 W提供非易失性。为了对n沟道S0N0S型设备编程（即，写到n沟道S0N0S型设备），正 电压施加到控制栅极（Vcg)，而源极、主体和漏极接地。在图2中描绘了在编程期间具有沟 道212、氧化物隧道层216、氮化物存储器层218和氧化物阻挡层220的常规n沟道S0N0S 设备的能带图、被俘获电荷分布和陷阱密度分布。如所示，正Vcg产生穿过S0N0S叠层的电 场，导致在娃衬底沟道的掩埋沟道中的导带能级处的一些负电荷经历穿过隧道层并进入电 荷俘获层内的化wler-Nor化eim隧穿（FNT)。电子存储在电荷俘获氮化物中的具有中间禁 带能级的陷阱中。如所示，陷阱密度分布在整个电荷俘获层中实质上是均匀的。如进一步 所示的，在偏压之下，被俘获电荷分布使得大部分被俘获电荷在接近阻挡氧化物的电荷俘 获层（即，存储器层）的部分中。为了擦除n沟道S0N0S设备，负电压施加到控制栅极314。 在图3中描绘了示出沟道312、氧化物隧道层316、氮化物存储层318和氧化物阻挡层320 的能带图。如所示，负Vcg产生穿过S0N0S叠层的电场，其吸引穿过隧道层并进入电荷俘获 层内的空穴隧道电荷。 对于例如嵌入式NVM的高密度存储器应用，S0N0S型设备日益受到欢迎。在产 业中已知对于编程和擦除，均匀沟道化wler-Nor化eim隧穿（FNT)和/或直接隧穿值T) 产生优于其它方法的提高的可靠性。FNT和DT的组合在该里被提到且被称为改进的 化wler-Nor化eim隧穿（MFNT)。目前，常规S0N0S对于MFNT在10V范围中操作。然而， S0N0S优于其它NVM设备的优点是电压可缩放性。它已被理论化，使用正确的比例缩放，在 SONOS中存在实现在5伏（V)范围而不是常规SONOS型设备的lOV范围或常规闪存技术的 12V-15V范围内可操作的存储器技术的可能性。在低电压（接近5V)下可操作的S0N0S型 设备有利地与低电压CMOS兼容。可选地，对于改进（scaled)的设备，较快的编程或擦除可 能在特定的电压下是可能的。然而，SONOS型设备的成功的改进（scaling)是有价值的。例 如，图4描绘使用由lOnm厚二氧化娃阻挡层、7nm厚氮化娃电荷俘获层和3nm厚二氧化娃隧 道层组成的常规0N0叠层的常规SONOS设备的编程和擦除时间。如所示，当Vcg按比例减 小时，编程/擦除时间明显增加。通常，小于1毫秒（ms)的编程/擦除时间对于嵌入式存 储器应用是合乎需要的。然而，该样的1ms编程/擦除时间仅在使用+/-10V的Vcg时才 能在常规SONOS叠层中实现。当Vcg减小到大约+/-9V时，常规SONOS编程/擦除时间延 长到100ms或更长。 此外，减小编程电压导致擦除或编程窗口（即，存储窗口）的减小。该是因为如果 当电压减小时整个0N0叠层的等效氧化物厚度巧0T)不按比例减小，则穿过0N0叠层的电 场就会减小。减小叠层的EOT是有价值的，因为减小隧道层厚度W允许在较低的外加电压 (Vcg)处的相同初始擦除水平可导致在擦除和编程衰减率的不利增加。类似地，如果电荷俘 获层厚度减小，则电荷质屯、放置得较接近衬底，增加了对衬底的电荷损耗。最后，当阻挡氧 化物厚度按比例减小时，来自控制栅极的电子反向注入增加，引起对0N0叠层的损坏和数 据保持损失。反向注入如在图4中进一步示出的被显示，其中FNT擦除达到"饱和"。该出 现在电子从栅极向后流到存储器层内比它们可经由穿过隧道氧化物的空穴运送被消除更 快时。因此，依然存在对W能够提供在较低的编程/擦除电压下可操作的设备的方式改进 SONOS的0N0叠层的需要。 附图的简要说明 本专利技术的实施方式作为例子而不是限制在附图中示出，其中： 图1示出常规SONOS设备的中间结构的横截面视图。 图2描绘在编程期间常规SONOS设备的能带图、被俘获电荷分布和陷阱密度分布。 图3描绘在擦除期间常规SONOS设备的能带图。 图4描绘使用常规0N0叠层的常规SONOS设备的编程和擦除时间。 图5示出根据本专利技术的实施方式的具有包括氮化氧化物隧道层、多层氧氮化物电 荷俘获层和高密阻挡层的改进的0N0结构的改进的非易失性被俘获电荷存储器设备的一 部分的横截面侧视图。 图6示出根据本专利技术的实施方式的氮化氧化物隧道层的大致的氮浓度分布曲线。 图7A示出根据本专利技术的实施方式的描绘模拟的曲线，该模拟示出可归因于氮化 氧化物隧道层的编程电压的减小。 图7B示出在两种不同的SONOS型设备的阻挡层、电荷俘获层和隧道层中的氨、氮、 氧和娃的两种浓度分布曲线的比较。 图8A描绘根据本专利技术的实施方式的改进的SONOS型设备的保持模式能带图。 图8B描绘在编程期间根据本专利技术的实施方式的改进的SONOS型设备的能带图、被 俘获电荷分布和陷阱密度分布。 图9是根据本专利技术的实施方式的制造包括氮化氧化物隧道层、多层电荷俘获层和 再氧化阻挡层的改进的0N0结构的SONOS比例缩放方法的流程图。 图10是形成氮化氧化物隧道层的SONOS改进方法的流程图。 图11A和11B示出根据本专利技术的实施方式的具有包括氮化氧化物隧道层、多层电 荷俘获层和高密阻挡层的改进的0N0结构的改进的非易失性被俘获电荷存储器设备的一 部分的横截面侧视图。 图12是根据本专利技术的实施方式的形成具有包括氮化氧化物隧道层、分开的多层 电荷俘获层和高密阻挡层的改进的0N0结构的改进的非易失性被俘获电荷存储器设备的 方法的流程图。 图13A示出根据本专利技术的实施方式的包括氮化氧化物隧道层、分开的多层电荷俘 获层和高密阻挡层的非平面多栅极设备。 图13B示出图13A的非平面多栅极设备的横截面视图。 图14A和14B示出根据本专利技术的实施本文档来自技高网...
【技术保护点】
一种制造非易失性被俘获电荷存储器设备的方法，包括：在衬底中形成电连接源极区和漏极区的沟道区，其中所述沟道区包括多晶硅；在所述沟道区上方在所述衬底中形成隧道层，其中形成所述隧道层包括使所述衬底氧化以形成氧化物膜并使所述氧化物膜氮化；在包括富氧第一层和贫氧第二层的所述隧道层上形成多层电荷俘获层；以及在所述多层电荷俘获层上形成阻挡层。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：斐德列克·杰能，赛格·利维，克里希纳斯瓦米·库马尔，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：美国;US
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