本发明专利技术描述了用于混合eDRAM和MRAM存储器单元的装置，其包括：具有第一端子和第二端子的电容器；第一晶体管，其具有耦合到第一字线(WL)的栅极端子、耦合到位线(BL)的源极端子/漏极端子、和耦合到所述电容器的所述第一端子的漏极端子/源极端子；具有第一端子和第二端子的电阻存储器元件，所述电阻存储器元件器件的所述第一端子耦合到所述电容器的所述第一端子；以及第二晶体管，其具有耦合到第二WL的栅极端子、耦合到源线(SL)的源极端子/漏极端子、和耦合到所述电阻存储器元件器件的所述第二端子的漏极端子/源极端子。
【技术实现步骤摘要】
【专利说明】
技术介绍
具有非易失性的片上嵌入式存储器使得可以实现能量和计算效率。然而，诸如STT-MRAM(自旋转移扭矩磁性随机存取存储器)之类的主要的嵌入式存储器选项在位单元的编程(即，写入)期间会出现高电压和高电流密度的问题。另一方面，eDRAM(嵌入式动态随机存取存储器)由于其选择晶体管中的泄漏而会出现低保持时间的问题。【附图说明】根据以下给出的【具体实施方式】并且根据本公开内容的各种实施例的附图，本公开内容的实施例将得到更加全面的理解，然而这些附图不应该被理解为将本公开内容限制于特定实施例，而是仅出于解释和理解的目的。图1A示出了用于STT-MRAM的两端子1T-1MTJ位单元。图1B示出了三端子1T-1C eDRAM位单元。图2示出了根据本公开内容的一个实施例的四端子混合集成MRAM(磁性随机存取存储器)和eDRAM位单元。图3示出了根据本公开内容的一个实施例的图2的四端子混合集成MRAM和eDRAM位单元的布局的顶视图。图4A不出了根据本公开内容的一个实施例的图3的布局的第一截面视图。图4B不出了根据本公开内容的一个实施例的图3的布局的第二截面视图。图4C不出了根据本公开内容的一个实施例的图3的布局的第三截面视图。图5示出了根据本公开内容的一个实施例的混合集成MRAM和eDRAM位单元的阵列。图6示出了根据本公开内容的一个实施例的用于形成混合集成MRAM和eDRAM位单元的方法的流程图。图7是根据本公开内容的一个实施例的具有混合集成MRAM和eDRAM位单元的智能设备或计算机系统或SoC(片上系统)。【具体实施方式】图1A示出了用于STT-MRAM的两端子1T_1MTJ( SP，一个晶体管和一个磁性隧道结)位单元100。此处，MTJ器件串联耦合到η型选择晶体管丽。η型选择晶体管丽的栅极端子耦合到字线(WL)。η型选择晶体管MN的源极端子/漏极端子耦合到源线(SL)，并且η型选择晶体管MN的漏极端子/源极端子耦合到MTJ的一端。MTJ的另一端耦合到位线(BL)。用于位单元100的读取和写入电流路径相同，产生了许多设计权衡。例如，相较于写入操作期间，MTJ器件在读取操作期间需要较高的电阻。然而，用于传递读取和写入电流的相同电流路径阻止了具有用于读取和写入操作的不同电阻。为了向位单元100写入逻辑高，BL相对于SL (或者选择线)升高，并且为了向位单元100写入逻辑低，BL相对于SL降低。为了从位单元100进行读取，将SL设置为逻辑低，并且利用弱电流(例如，写入电流的1/8)来感测MTJ电阻。1T-1MTJ位单元100可以具有隧道结的大写入电流(例如，大于100 μ A)和大电压(例如，大于0.7V)要求。1T-1MTJ位单元100在基于MTJ的MRAM中可以具有高写入错误率或者低速切换(例如，超过20ns)。由于磁性隧道结中的隧穿电流，1T-1MTJ位单元100还可能具有可靠性的问题。例如，MTJ器件中的绝缘层是抵抗大电流的流动的势皇(例如，IKΩ至10ΚΩ)，并且较低的电流流动引起较高的写入错误。图1B示出了三端子1T-1C (一个晶体管和一个电容器)eDRAM(嵌入式动态随机存取存储器)位单元120。位单元120包括η型晶体管丽，η型晶体管丽的栅极端子耦合到WL，源极端子/漏极端子耦合到BL，并且漏极端子/源极端子耦合到电容器C的第一端子。电容器的第二端子耦合到电压端子(例如，l/2Vdd)。eDRAM位单元的保持时间受到穿过η型晶体管丽的泄漏的影响。即使是在eDRAM位单元与低泄漏η型晶体管丽组合时，eDRAM位单元的保持时间也较低(例如，低于75 μ s)。实施例描述了混合eDRAM和MRAM存储器位单元和阵列，其同时提供正常操作条件下的eDRAM位单元的快速写入和读取性能以及在低活动条件(例如，睡眠模式或低功率模式)期间的较长的数据保持时间。实施例还利用基于金属-绝缘体-金属(MIM)的电容器来实施用于eDRAM的电容。混合eDRAM和MRAM存储器位单元的实施例的集成布局采用使大型位阵列的制造可行的方式将两个位单元包封在一起。实施例还利用每个位单元的最多四根控制线，这进一步允许阵列中的混合位单元的较高密度的封装。在下面的说明中，论述了许多细节以提供对本公开内容的实施例的更透彻的解释。然而，对本领域中的技术人员而言显而易见的是，可以在没有这些具体细节的情况下实践本公开内容的实施例。在其它实例中，以框图的形式而不是以细节的形式示出了公知的结构和设备，以避免使本公开内容的实施例难以理解。注意，在实施例的相对应的附图中，用线表示信号。一些线可以较粗，以指示更多成分的信号路径，和/或一些线可以在一端或者多端上具有箭头，以指示主要信息流动方向。这种指示并不是要进行限制。事实上，结合一个或多个示例性实施例来使用这些线有助于更容易理解电路或逻辑单元。由设计需要或偏好决定的任何所表示的信号实际上可以包括可以在任一方向上行进并且可以利用任何适合类型的信号方案来实施的一个或多个信号。贯穿整个说明书以及在权利要求书中，术语“连接”表示连接的物体之间的直接电连接，而不存在任何中间设备。术语“耦合”表示连接的物体之间的直接电连接或者通过一个或多个无源或有源中间设备的间接连接。术语“电路”表示布置为彼此协作以提供所需功能的一个或多个无源和/或有源部件。术语“信号”表示至少一个电流信号、电压信号或数据/时钟信号。术语“一个”、“一种”和“所述”包括复数的引用。“在……中”的意思包括“在……中”和“在……上”。术语“缩放”通常指的是将设计(方案和布局)从一种工艺技术转换为另一种工艺技术。术语“缩放”通常还指的是在同一个工艺节点内缩小布局和设备的尺寸。术语“缩放”还可以指的是相对于另一个参数(例如，电源电平)来调整(例如，减慢)信号频率。术语“大体上”、“接近”、“近似”、“附近”、和“大约”通常指的是目标值的+/-20%以内。除非另外规定，否则使用序数词“第一”、“第二”和“第三”等来描述共同的对象，仅指示指代相同对象的不同实例，并且不是要暗示所描述的对象必须采用时间上、空间上的给定顺序、排名或任何其它方式。出于实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极、源极、栅极和体端子。晶体管还包括三栅极和鳍式场效应晶体管、栅极全包围圆柱体晶体管或实施晶体管功能的其它器件，例如碳纳米管或者自旋电子器件等。源极端子和漏极端子可以是同一个端并且在本文中可以互换地使用。本领域中的技术人员将领会，在不脱离本公开内容的范围的情况下，可以使用其它晶体管，例如双极结型晶体管一一BJT PNP/NPN、BiCMOS、CMOS、eFET等。术语“MN”指示η型晶体管(例如，NMOS, NPN BJT等)，并且术语“ΜΡ”指示P型晶体管(例如，PMOS, PNP BJT等)。图2示出了根据本公开内容的一个实施例的四端子混合集成MRAM和eDRAM位单元200。要指出，图2的与任何其它附图的元件具有相同附图标记(或名称)的那些元件可以采用与所描述的方式相似的任何方式来操作或运行，但不限于此。在一个实施例中，位单元200包括第一晶体管Td、第二晶体管Tm、电阻存储器元件201和电容器C。在一个实施例中，位单元本文档来自技高网...
【技术保护点】
一种用于改进写入和读取性能的装置，所述装置包括：电容器，其具有第一端子和第二端子；第一晶体管，其具有耦合到第一字线(WL)的栅极端子、耦合到位线(BL)的源极端子/漏极端子、和耦合到所述电容器的所述第一端子的漏极端子/源极端子；电阻存储器元件，其具有第一端子和第二端子，所述电阻存储器元件器件的所述第一端子耦合到所述电容器的所述第一端子；以及第二晶体管，其具有耦合到第二WL的栅极端子、耦合到源线(SL)的源极端子/漏极端子、和耦合到所述电阻存储器元件器件的所述第二端子的漏极端子/源极端子。
【技术特征摘要】
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【专利技术属性】
技术研发人员：S·马尼帕特鲁尼，I·A·扬，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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