本实用新型专利技术提供一种栅极驱动电路，包括至少一组时钟信号线和级联的多级移位寄存单元，每组时钟信号线包括两条时钟信号线，多级所述移位寄存单元被划分为至少一组，并且每组时钟信号线对应一组所述移位寄存单元，每组时钟信号线中的一条时钟信号线与该组时钟信号线对应的一组移位寄存单元中的最后一级移位寄存单元的复位信号输入端相连。本实用新型专利技术还提供一种阵列基板和一种显示装置。在本实用新型专利技术中，通过时钟信号线输入的时钟信号为用作复位单元的移位寄存单元提供复位信号，因此，无需在栅极驱动电路中增加额外的复位单元或额外的薄膜晶体管，从而简化了栅极驱动电路的总体结构，有利于实现显示装置的窄边框设计。
【技术实现步骤摘要】
本技术涉及显示装置领域，具体地，涉及一种栅极驱动电路、包括所述栅极驱动电路的阵列基板和显示装置。
技术介绍
栅极驱动电路实现的是移位寄存功能，栅极驱动电路包括多组移位寄存单元，对于每组移位寄存单元连续的三个移位寄存单元而言，第二个移位寄存单元用于对第三个移位寄存单元进行输入，并且用于对第一个移位寄存单元进行复位，以实现顺序输出的功能。因此，第一个移位寄存单元需要增加额外的开始信号STV，来进行每一帧的初始输入，而最后一个移位寄存单元也需要进行额外的复位控制，来实现正常的关闭。图1和图2为目前常用的栅极驱动电路级联原理图(4个时钟信号CLK1、CLK2、CLK3、CLK4为例)。在图1和图2中，输出信号Gate output N对应的移位寄存单元11为最后一行像素提供扫描信号输出。为了保证各行扫描信号输出的一致，会使用正常额外一组普通的移位寄存单元对最后一个用于输出扫描信号的移位寄存单元进行复位，如图中的输出信号Reset outputl和输出信号Reset output 2对应的移位寄存单元。而为了保证第一个用于复位的移位寄存单元输出的正常关闭，需要对其进行复位操作，如图1的方法，是使用额外两个具备自复位功能的移位寄存单元对输出信号Resetoutputl对应的移位寄存单元和输出信号Reset output 2对应的移位寄存单元进行复位。具体地，如图1中所示，一个具有自复位功能的移位寄存单元输出的Reset 0utput3用于对输出Reset outputl的复位单元进行复位，而另一个具有自复位功能的移位寄存单元输出的Reset 0utput4用于对输出Reset output 2的复位单元进行复位。具有自复位功能的移位寄存单元需要增加额外的TFT器件，这样会增加栅极驱动电路占用的空间，不利于窄边框设计，还可能影响画面品质。如图2的方法，是从驱动IC直接输入复位信号(即，增加复位信号线RST)，对输出信号Reset outputl对应的移位寄存单元和输出信号Reset output 2对应的移位寄存单元进行复位。这样同样会增加边框宽度和IC成本。如何在不增加边框宽度的前提下实现对栅极驱动电路中的移位寄存单元的复位成为本领域亟待解决的技术问题。
技术实现思路
本技术的目的在于提供一种栅极驱动电路、包括所述栅极驱动电路的阵列基板和包括所述阵列基板的显示装置，所述栅极驱动电路能够在不增加元件的情况下实现对最后一级移位寄存单兀的复位。为了实现上述目的，作为本技术的一个方面，提供一种栅极驱动电路，栅极驱动电路包括至少一组时钟信号线和级联的多级移位寄存单元，每组时钟信号线包括两条所述时钟信号线，多级所述移位寄存单元被划分为至少一组，并且每组所述时钟信号线对应一组所述移位寄存单元，其中，每组时钟信号线中的一条时钟信号线与该组时钟信号线对应的一组移位寄存单元中的最后一级移位寄存单元的复位信号输入端相连，以在复位阶段开始时向一组移位寄存单元中的最后一级移位寄存单元的复位信号输入端提供复位信号。优选地，所述栅极驱动电路包括偶数级移位寄存单元，所述栅极驱动电路包括奇数组时钟信号线和偶数组时钟信号线，奇数组时钟信号线包括第一奇数时钟信号线和第二奇数时钟信号线，偶数组时钟信号线包括第一偶数时钟信号线和第二偶数时钟信号线，多级所述移位寄存单元被划分为对应于奇数行栅线的奇数组移位寄存单元和对应于偶数行栅线的偶数组移位寄存单元，奇数组移位寄存单元的最后一级移位寄存单元用作奇数组复位单元，偶数组移位寄存单元的最后一级移位寄存单元用作偶数组复位单元，第一偶数时钟信号线与所述奇数组复位单元的复位信号输入端相连，第二奇数时钟信号线与所述偶数组复位单元的复位信号输入端相连，所述奇数组复位单元的输出端与所述偶数组复位单元的输入端相连，所述奇数组复位单元的输出端与对应于最后一行奇数行栅线的奇数组移位寄存单元的复位端相连，所述偶数组复位单元的输出端与对应于最后一行偶数行栅线的偶数组移位寄存单元的复位端相连。优选地，所述移位寄存单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管和存储电容，所述第一薄膜晶体管的栅极和第一极与所述移位寄存单元的信号输入端相连，所述第一薄膜晶体管的第二极与所述第二薄膜晶体管的第一极相连，所述第二薄膜晶体管的栅极与所述移位寄存单元的复位信号输入端相连，所述第二薄膜晶体管的第二极与低电平输入端相连，所述第三薄膜晶体管的第一极与第一时钟信号输入端相连，所述第三薄膜晶体管的栅极与所述第一薄膜晶体管的第二极相连，所述第三薄膜晶体管的第二极与所述移位寄存单元的输出端相连，所述第四薄膜晶体管的第一极与第二时钟信号输入端相连，所述第四薄膜晶体管的第二极与所述第五薄膜晶体管的第一极相连，所述第四薄膜晶体管的栅极与所述第七薄膜晶体管的第二极相连，所述第五薄膜晶体管的栅极与所述第三薄膜晶体管的栅极相连，所述第五薄膜晶体管的第二极与所述低电平输入端相连，所述第六薄膜晶体管的栅极与所述第五薄膜晶体管的栅极相连，所述第六薄膜晶体管的第一极与所述第四薄膜晶体管的栅极相连，所述第六薄膜晶体管的第二极与所述低电平输入端相连，所述第七薄膜晶体管的栅极与所述第二时钟信号输入端相连，所述第七薄膜晶体管的第一极与该第七薄膜晶体管的栅极相连，所述第八薄膜晶体管的栅极与所述第九薄膜晶体管的栅极相连，且与所述第五薄膜晶体管的第一极相连，所述第八薄膜晶体管的第一极与所述第二薄膜晶体管的第一极相连，所述第八薄膜晶体管的第二极与所述低电平输入端相连，所述第九薄膜晶体管的第一极与所述移位寄存单元的信号输出端相连，所述第九薄膜晶体管的第二极与所述低电平输入端相连，所述存储电容的第一端与所述第三薄膜晶体管的栅极相连，所述存储电容的第二端与所述移位寄存单元的信号输出端相连。优选地，所述移位寄存单元包括还包括第十薄膜晶体管，所述第十薄膜晶体管的第一极与所述第九薄膜晶体管的第一极相连，所述第十薄膜晶体管的第二极与所述第九薄膜晶体管的第二极相连，所述第十薄膜晶体管的栅极与所述复位信号输入端相连。作为本技术的另一个方面，提供一种阵列基板，所述阵列基板包括栅极驱动电路，其中，所述栅极驱动电路为本技术所提供的上述栅极驱动电路。作为本技术的还一个方面，提供一种显示装置，所述显示装置包括阵列基板，其中，所述阵列基板为本技术所提供的上述阵列基板。在本技术中，通过时钟信号线输入的时钟信号为用作复位单元的移位寄存单元提供复位信号，因此，无需在栅极驱动电路中增加额外的复位单元或额外的薄膜晶体管，从而简化了栅极驱动电路的总体结构，有利于实现包括所述栅极驱动电路的显示装置的窄边框设计。【附图说明】附图是用来提供对本技术的进一步理解，并且构成说明书的一部分，与下面的【具体实施方式】一起用于解释本技术，但并不构成对本技术的限制。在附图中:图1是现有技术中一种能够实现复位的栅极驱动电路的示意图；图2是现有技术中另一种能够实现复位的栅极驱动电路的示意图；图3是本技术所提供的栅极驱动电路的示意图；图4是图3中所示的栅极驱动电路中移位寄存单元的一种实本文档来自技高网...
【技术保护点】
一种栅极驱动电路，栅极驱动电路包括至少一组时钟信号线和级联的多级移位寄存单元，每组时钟信号线包括两条所述时钟信号线，多级所述移位寄存单元被划分为至少一组，并且每组所述时钟信号线对应一组所述移位寄存单元，其特征在于，每组时钟信号线中的一条时钟信号线与该组时钟信号线对应的一组移位寄存单元中的最后一级移位寄存单元的复位信号输入端相连，以在复位阶段开始时向一组移位寄存单元中的最后一级移位寄存单元的复位信号输入端提供复位信号。
【技术特征摘要】
【专利技术属性】
技术研发人员：张元波，韩承佑，郑皓亮，
申请(专利权)人：京东方科技集团股份有限公司，
类型：新型
国别省市：北京;11
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