移位寄存器单元、栅极驱动装置以及显示装置制造方法及图纸

本公开内容提供了一种移位寄存器单元，包括上拉模块、输入模块、复位模块、第一下拉模块、第二下拉模块、第一控制模块、第二控制模块、第一状态清除模块和第二状态清除模块。该移位寄存器单元采用第一时钟信号和第二时钟信号来进行交替互相下拉，从而维持输出信号的稳定。而且电路结构当中的所有TFT的占空比均小于50%，从而极大地提升了TFT的寿命。本公开内容还提供了使用该移位寄存器单元的栅极驱动装置以及显示装置。

【技术实现步骤摘要】

本公开涉及显示技术的领域，更具体地涉及一种移位寄存器单元、以及使用该移位寄存器单元的栅极驱动装置以及显示装置。
技术介绍
作为与现有的液晶显示装置的驱动电路相关的技术，本领域已经开发出GOA（Gate-driver on Array）技术。GOA电路通常包括多个级联的移位寄存器单元，每一个移位寄存器单元分别与相邻行的移位寄存器单元相连接，每一个移位寄存器单元均对应一行栅线，每一个移位寄存器单元在输出栅极驱动信号的同时会将输出信号提供给下一个移位寄存器单元，以保证下一个移位寄存器单元在下一个时钟周期内实现栅极驱动信号的输出。在现有技术中，通常采用薄膜晶体二极管（TFT）来使移位寄存器单元的输出信号的电位下拉为低电平。然而，下拉TFT的占空比通常情况下都会大于99%, 从而使得下拉TFT急剧老化，整体电路出现问题，影响产品寿命。
技术实现思路
本公开的目标是提供一种移位寄存器单元、以及使用该移位寄存器单元的栅极驱动装置以及显示装置来部分或全部解决上述的缺点。根据本公开的一个方面，提供了一种移位寄存器单元，其包括上拉模块、输入模块、复位模块、第一下拉模块、第二下拉模块、第一控制模块、第二控制模块、第一状态清除模块和第二状态清除模块。上拉模块连接第一时钟信号端口、上拉控制节点(PU)以及信号输出端，用于根据上拉控制节点的电位和所述第一时钟信号端口输入的第一时钟信号将信号输出端输出的信号上拉为高电平，所述上拉控制节点为上拉模块与输入模块的连接点；输入模块连接信号输入端以及上拉控制节点，用于根据信号输入端输入的信号控制上拉控制节点的电位；复位模块连接复位信号端、第一时钟信号端口、上拉控制节点以及信号输出端，用于根据复位信号端输入的信号和第一时钟信号将上拉控制节点的电位和信号输出端输出的信号下拉为低电平；第一下拉模块连接第一时钟信号端口、输入第二时钟信号的第二时钟信号端口、第一控制节点、上拉控制节点以及信号输出端，用于在第一时钟信号电位为高且第二时钟信号电位为低时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平，第一控制节点为第一下拉模块与第一控制模块的连接点；第二下拉模块连接第一时钟信号端口、第二时钟信号端口、第二控制节点、上拉控制节点以及信号输出端，用于在第一时钟信号电位为低且第二时钟信号电位为高时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平，第二控制节点为第二下拉模块与第二控制模块的连接点；第一控制模块连接信号输出端和第一控制节点，用于在信号输出端输出信号时停用第一下拉模块；第二控制模块连接信号输入端和第二控制节点，用于在信号输入端输入信号时停用第二下拉模块；第一状态清除模块连接第二时钟信号端口和第一控制节点，用于在第二时钟信号电位为高时清除第一下拉模块的状态；第二状态清除模块连接第一时钟信号端口和第二控制节点，用于在第一时钟信号电位为高时清除第二下拉模块的状态。上述移位寄存器单元采用第一时钟信号和第二时钟信号来进行交替互相下拉，从而维持输出信号的稳定。而且电路结构当中的所有TFT的占空比均小于50%，从而极大地提升了TFT的寿命。根据本公开的另一个方面，提供了一种栅极驱动装置，包括多个所述的移位寄存器单元，其中所述多个移位寄存器单元相互级联，除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的信号输出端都连接与其相邻的下一个移位寄存器单元的输入端以及连接与其相邻的上一个移位寄存器单元的复位信号端；其中所述第一个移位寄存器单元的信号输入端输入帧起始信号，信号输出端与第二个移位寄存器单元的信号输入端连接，所述最后一个移位寄存器单元的信号输出端连接与其相邻的上一个移位寄存器单元的复位信号端。在实施例中，相邻两级移位寄存器单元的第一时钟信号端口输入的时钟信号互为反相，第二时钟信号端口输入的时钟信号互为反相。根据本专利技术的又一个方面，提供了一种显示装置，其包括如上所述的栅极驱动电路。本
技术实现思路
被提供来以简化形式引入在下面在具体实施方式中被进一步描述的构思的选择。本
技术实现思路
不旨在识别所要求保护的主题的关键特征或必要特征，它也不旨在用来帮助确定所要求保护的主题的范围。附图说明现将参考示出本专利技术的实施例的附图更详细地描述本专利技术的上述和其它方面。图1图示了根据本公开的一个实施例的移位寄存器单元的示意图；图2图示了根据本公开的一个实施例的移位寄存器单元的一个示意性结构图；图3图示了根据本公开的一个实施例的移位寄存器单元的信号时序图；以及图4图示了根据本公开的一个实施例的栅极驱动装置的示意性结构图。具体实施方式下面的实施例作为例子被提供使得本公开内容将是彻底的且完整的，并且将完全地将本专利技术的范围传达给本领域的技术人员。本公开内容在代表性实施例的上下文中被阐述，代表性实施例在任何方面不旨在为限制性的。本专利技术的所有实施例中采用的晶体管可以是薄膜晶体管或场效应管或者其它具有相同特性的器件。在本专利技术的实施中，每个晶体管的源极和漏极可以互换地使用，因此为了描述方便，将其中的一个称为第一极，另一个称为第二极。图1图示了根据本公开的一个实施例的移位寄存器单元的示意图。如图1所示，所述移位寄存器单元100包括上拉模块101、输入模块102、复位模块103、第一下拉模块104、第二下拉模块105、第一控制模块106、第二控制模块107、第一状态清除模块108和第二状态清除模块109。所述上拉模块连接第一时钟信号端口CLK1、上拉控制节点PU以及信号输出端OUTPUT_N（以级联结构中的第N个移位寄存器单元为例），用于根据上拉控制节点的电位和所述第一时钟信号端口输入的第一时钟信号将信号输出端输出的信号上拉为高电平，所述上拉控制节点为上拉模块与输入模块的连接点。所述输入模块连接信号输入端INPUT_N（其通常连接上一个移位寄存器单元的信号输出端口OUTPUT_N-1）以及上拉控制节点，用于根据信号输入端输入的信号控制上拉控制节点的电位。所述复位模块连接复位信号端RST_N（其通常连接下一个移位寄存器单元的信号输出端口OUTPUT_N+1）、第一时钟信号端口、上拉控制节点以及信号输出端，用于根据复位信号端输入的信号和第一时钟信号端口输入的第一时钟信号时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平。第一下拉模块连接第一时钟信号端口、输入第二时钟信号的第二时钟信号端口CLK2、第一控制节点CN1、上拉控制节点以及信号输出端，用于在第一时钟信号电位为高且第二时钟信号电位为低时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平，第一控制节点为第一下拉模块与第一控制模块的连接点。第二下拉模块连接第一时钟信号端口、第二时钟信号端口、第二控制节点CN2、上拉控制节点以及信号输出端，用于在第一时钟信号电位为低且第二时钟信号电位为高时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平，第二控制节点为第二下拉模块与第二控制模块的连接点。第一控制模块连接信号输出端和第一控制节点，用于在信号输出端输出信号时停用第一下拉模块。第二控制模块连本文档来自技高网...

【技术保护点】
一种移位寄存器单元，包括上拉模块、输入模块、复位模块、第一下拉模块、第二下拉模块、第一控制模块、第二控制模块、第一状态清除模块和第二状态清除模块；上拉模块连接第一时钟信号端口、上拉控制节点(PU)以及信号输出端，用于根据上拉控制节点的电位和所述第一时钟信号端口输入的第一时钟信号将信号输出端输出的信号上拉为高电平，所述上拉控制节点为上拉模块与输入模块的连接点；输入模块连接信号输入端以及上拉控制节点，用于根据信号输入端输入的信号控制上拉控制节点的电位；复位模块连接复位信号端、第一时钟信号端口、上拉控制节点以及信号输出端，用于根据复位信号端输入的信号和第一时钟信号将上拉控制节点的电位和信号输出端输出的信号下拉为低电平；第一下拉模块连接第一时钟信号端口、输入第二时钟信号的第二时钟信号端口、第一控制节点、上拉控制节点以及信号输出端，用于在第一时钟信号电位为高且第二时钟信号电位为低时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平，第一控制节点为第一下拉模块与第一控制模块的连接点；第二下拉模块连接第一时钟信号端口、第二时钟信号端口、第二控制节点、上拉控制节点以及信号输出端，用于在第一时钟信号电位为低且第二时钟信号电位为高时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平，第二控制节点为第二下拉模块与第二控制模块的连接点；第一控制模块连接信号输出端和第一控制节点，用于在信号输出端输出信号时停用第一下拉模块；第二控制模块连接信号输入端和第二控制节点，用于在信号输入端输入信号时停用第二下拉模块；第一状态清除模块连接第二时钟信号端口和第一控制节点，用于在第二时钟信号电位为高时清除第一下拉模块的状态；第二状态清除模块连接第一时钟信号端口和第二控制节点，用于在第一时钟信号电位为高时清除第二下拉模块的状态。...

【技术特征摘要】
1. 一种移位寄存器单元，包括上拉模块、输入模块、复位模块、第一下拉模块、第二下拉模块、第一控制模块、第二控制模块、第一状态清除模块和第二状态清除模块；
上拉模块连接第一时钟信号端口、上拉控制节点(PU)以及信号输出端，用于根据上拉控制节点的电位和所述第一时钟信号端口输入的第一时钟信号将信号输出端输出的信号上拉为高电平，所述上拉控制节点为上拉模块与输入模块的连接点；
输入模块连接信号输入端以及上拉控制节点，用于根据信号输入端输入的信号控制上拉控制节点的电位；
复位模块连接复位信号端、第一时钟信号端口、上拉控制节点以及信号输出端，用于根据复位信号端输入的信号和第一时钟信号将上拉控制节点的电位和信号输出端输出的信号下拉为低电平；
第一下拉模块连接第一时钟信号端口、输入第二时钟信号的第二时钟信号端口、第一控制节点、上拉控制节点以及信号输出端，用于在第一时钟信号电位为高且第二时钟信号电位为低时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平，第一控制节点为第一下拉模块与第一控制模块的连接点；
第二下拉模块连接第一时钟信号端口、第二时钟信号端口、第二控制节点、上拉控制节点以及信号输出端，用于在第一时钟信号电位为低且第二时钟信号电位为高时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平，第二控制节点为第二下拉模块与第二控制模块的连接点；
第一控制模块连接信号输出端和第一控制节点，用于在信号输出端输出信号时停用第一下拉模块；
第二控制模块连接信号输入端和第二控制节点，用于在信号输入端输入信号时停用第二下拉模块；
第一状态清除模块连接第二时钟信号端口和第一控制节点，用于在第二时钟信号电位为高时清除第一下拉模块的状态；
第二状态清除模块连接第一时钟信号端口和第二控制节点，用于在第一时钟信号电位为高时清除第二下拉模块的状态。
2. 根据权利要求1的移位寄存器单元，所述上拉模块包括：
第一晶体管，其栅极连接到上拉控制节点，第一极连接到第一时钟信号端口，第二极连接到信号输出端；
第一电容，其一端连接到上拉控制节点，另一端连接到信号输出端。
3. 根据权利要求1的移位寄存器单元，所述输入模块包括：
第二晶体管，其栅极和第一极连接到信号输入端，第二极连接到上拉控制节点。
4. 根据权利要求1的移位寄存器单元，所述复位模块包括：
第三晶体管，其栅极连接到复位信号端，第一极连接到第一时钟信号端口，第二极连接到上拉控制节点；
第四晶体管，其栅极连接到复位信号端，第一极连接到信号输出端口节点，第...

【专利技术属性】
技术研发人员：王峥，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方显示技术有限公司，
类型：发明
国别省市：北京;11