半导体装置的制造方法制造方法及图纸

本发明专利技术涉及半导体装置的制造方法。在包括在栅极绝缘膜具备电荷积蓄膜的非易失性存储器用FET、以及高耐压和低耐压的MOSFET的半导体装置的制造方法中，防止产生由形成高耐压MOSFET的厚的栅极绝缘膜的热氧化造成的热应力对电荷积蓄膜造成的缺陷。在半导体衬底上的形成高耐压MOSFET的区域形成规定深度的槽，在所形成的槽内通过热氧化形成为高耐压MOSFET的栅极绝缘膜的氧化膜。之后，在上述半导体衬底的整个面对低耐压的MOSFET的栅极电极膜进行成膜。进而之后，对形成上述非易失性存储器用FET的区域进行开口，使上述半导体衬底的半导体表面露出，通过依次沉积第一势垒膜、电荷积蓄膜、以及第二势垒膜而形成电荷积蓄3层膜。在所形成的电荷积蓄3层膜上对非易失性存储器用FET的栅极电极膜进行成膜。

【技术实现步骤摘要】

本专利技术涉及，特别地，能够适合用于混装有非易失性存储器和通常的 MISFET (Metal Insulator Semiconductor Field Effect Transistor:金属绝缘体半导体场效应晶体管)的半导体装置。
技术介绍
在逻辑电路、存储器电路、模拟电路等中混装有非易失性存储器的半导体集成电路(LS1:Large Scale Integrated circuit:大规模集成电路)正在普及。在逻辑电路等中，在MISFET之中也多使用在栅极绝缘膜具备氧化硅(S12)膜的MOSFET (Metal OxideSemiconductor Field Effect Transistor:金属氧化物半导体场效应晶体管)。另一方面，在非易失性存储器中有利用在栅极绝缘膜具备电荷积蓄膜的FET的非易失性存储器。在电荷积蓄膜中存在陷阱能级，通过载流子被该陷阱能级捕获(积蓄)，从而FET的阈值电压发生变化，利用这样的现象来存储信息。即使向电路的电源供给被停止，被陷阱能级捕获的载流子也会被保持，因此，作为非易失性存储器来发挥作用。作为电荷积蓄膜，多使用氮化硅膜(Si3N4),由在栅极电极与沟道之间被势皇膜夹持的3层构造形成。作为势皇膜，多使用氧化娃膜(S12),上述3层构造的膜被称为0N0 (Oxide/Nitride/Oxide)膜。这样的FET由于其构造而被称为 M0N0S (Metal/0xide/Nitride/0xide/Semiconductor)型 FET。在混装有非易失性存储器的LSI的制造方法中，需要将通常的FET的栅极绝缘膜和0N0膜形成在同一半导体衬底上，提出了各种技术。在专利文献I中，公开了将MOSFET和M0N0S型FET形成在同一半导体衬底上的技术。在实施方式I和2中，公开了如下制造方法，即，先在半导体衬底上的整个面形成M0N0S型FET的0N0膜和作为栅极电极膜的多晶硅膜，之后对形成MOSFET的区域进行开口，然后形成MOSFET的栅极氧化膜和多晶硅膜。在实施方式3和4中，公开了如下制造方法，即，反过来先在半导体衬底上的整个面形成MOSFET的栅极氧化膜和多晶硅膜，之后形成M0N0S型FET的0N0膜和作为栅极电极膜的多晶硅膜。在MOSFET中包括低耐压的MOSFET和高耐压的MOSFET，形成2种膜厚的栅极氧化膜。在专利文献2中，公开了在所形成的栅极氧化膜厚度的范围宽的情况下也几乎不会产生衬底表面侧的阶梯差的。预先深挖形成高耐压MOSFET的栅极氧化膜的区域，通过热氧化而形成在该区域的氧化膜在经过其它区域的氧化膜的形成工序的过程中其表面被削去，最终对齐为大致相同的高度。现有技术文献专利文献 专利文献1:日本特开2012 - 216857号公报； 专利文献2:日本特开2010 - 183003号公报。专利技术要解决的课题 本专利技术者对专利文献I和2进行研宄的结果是，知晓存在以下那样的新的课题。在将从低耐压到高耐压的多个种类的MOSFET和MONOS型FET形成在同一半导体衬底上的制造方法中，当为了形成高耐压MOSFET而形成膜厚厚的热氧化膜时，有可能使此前形成的膜的特性变化而损害可靠性。已知，当采用先在半导体衬底上的整个面形成MONOS型FET的ONO膜和作为栅极电极膜的多晶硅膜、之后对形成MOSFET的区域进行开口、然后通过热氧化形成高耐压MOSFET的厚的栅极氧化膜的工序时，有可能使先形成的ONO膜产生缺陷而损害可靠性。
技术实现思路
本专利技术的目的在于，在包括非易失性存储器用FET、以及高耐压和低耐压的MOSFET的中，防止非易失性存储器用FET用的电荷积蓄3层膜受到由用于形成高耐压MOSFET的栅极氧化膜的热氧化造成的热应力，抑制可靠性的降低。以下对用于解决这样的课题的方案进行说明，根据本说明书的记述和附图，其它课题和新的特征变得清楚。用于解决课题的方案根据一个实施方式，如下所述。即，一种，所述半导体装置包括非易失性存储器用FET、以及高耐压和低耐压的M0SFET，所述包括以下的工序。在半导体衬底上的形成高耐压MOSFET的区域形成规定深度的槽，在所形成的槽内通过热氧化形成成为高耐压MOSFET的栅极绝缘膜的氧化膜。之后，在所述半导体衬底的整个面对低耐压的MOSFET的栅极电极膜进行成膜。进而之后，对形成非易失性存储器用FET的区域进行开口，使半导体衬底的半导体表面露出，通过依次沉积第一势皇膜、电荷积蓄膜、以及第二势皇膜而形成电荷积蓄3层膜。在所形成的电荷积蓄3层膜上对非易失性存储器用FET的栅极电极膜进行成膜。专利技术效果 对通过上述一个实施方式而得到的效果简单地说明如下。S卩，电荷积蓄3层膜不会受到由用于形成高耐压MOSFET的栅极氧化膜的热氧化造成的热应力，能够抑制可靠性的降低。特别地，在上述电荷积蓄3层膜是ONO膜的情况下也抑制膜中的缺陷的产生，不会损害可靠性。【附图说明】图1是实施方式I的制造方法的中途(N型阱11、P型阱12?14、P型沟道16、高耐压(HV) MOSFET用LDD19_1形成工序之后)的半导体装置I的示意性剖面图。图2是实施方式I的制造方法的中途(栅极绝缘膜24?26形成工序之后)的半导体装置I的示意性剖面图。图3是实施方式I的制造方法的中途(第一栅极电极膜31的成膜工序之后)的半导体装置I的示意性剖面图。图4是实施方式I的制造方法的中途(CMP (Chemical Mechanical PolishJt学机械抛光)阻挡膜(stopper film) 29形成工序和用于形成元件分离区域30的光刻(lithography)工序之后)的半导体装置I的示意性剖面图。图5是实施方式I的制造方法的中途(元件分离区域30形成工序之后)的半导体装置I的示意性剖面图。图6是实施方式I的制造方法的中途(第二栅极电极膜32的成膜工序之后)的半导体装置I的示意性剖面图。图7是实施方式I的制造方法的中途(防氧化膜34的成膜工序之后)的半导体装置I的示意性剖面图。图8是实施方式I的制造方法的中途(对非易失性存储器区域进行开口的光刻工序之后)的半导体装置I的示意性剖面图。图9是实施方式I的制造方法的中途(MONOS型FET54用阱15形成工序之后)的半导体装置I的示意性剖面图。图10是实施方式I的制造方法的中途(用于形成MONOS型FET54用沟道17的沟道离子注入工序之后)的半导体装置I的示意性剖面图。图11是实施方式I的制造方法的中途(对MONOS型FET54用的电荷积蓄3层膜20(势皇膜21/电荷积蓄膜22/势皇膜23)进行成膜的工序之后)的半导体装置I的示意性剖面图。图12是实施方式I的制造方法的中途(第三栅极电极膜33的成膜工序之后)的半导体装置I的示意性剖面图。图13是实施方式I的制造方法的中途(氧化硅膜35的成膜工序之后)的半导体装置I的示意性剖面图。图14是实施方式I的制造方法的中途(用于对MONOS型FET54用的栅极电极64进行构图的光刻工序之后)的半导体装置I的示意性剖面图。图15是实施方式I的制造方法的中途(用于对MONOS型FET54用的栅极电极64进行构图的第三栅极电极层33的蚀刻工序之后)的半导体装置I的示意性剖本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，所述半导体装置包括非易失性存储器用FET和第一耐压MOSFET，其中，所述半导体装置的制造方法包括以下的工序：（b）在半导体衬底上的形成所述第一耐压MOSFET的区域形成规定深度的槽的工序；（c）在所述工序（b）之后，通过热氧化在所述槽内形成第一氧化膜的工序；（e）在所述工序（c）之后，在所述第一氧化膜上对第一栅极电极膜进行成膜的工序；（i）在所述工序（e）之后，在形成所述非易失性存储器用FET的区域中使所述半导体衬底的半导体表面露出的工序；（m）在所述工序（i）之后，通过依次沉积第一势垒膜、电荷积蓄膜、以及第二势垒膜而形成电荷积蓄3层膜的工序；（n）在所述工序（m）之后，在所述电荷积蓄3层膜上对第二栅极电极膜进行成膜的工序。

【技术特征摘要】
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【专利技术属性】
技术研发人员：石田浩，佐藤一彦，
申请(专利权)人：辛纳普蒂克斯显像装置株式会社，
类型：发明
国别省市：日本;JP