一种测试方法和测试结构技术

本发明专利技术提供一种测试方法和测试结构，涉及半导体技术领域。本发明专利技术的测试方法，通过形成包括设计值相同的至少两个电容的测试结构并对该至少两个电容的实际值进行比较，可以比较准确地判断进行图形化的工艺是否发生偏移，通过这一方法可以监测和控制交叠和间距问题，方法简单有效。本发明专利技术的测试结构，可以用于上述测试方法，对进行图形化的工艺是否发生偏移进行测试。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及一种测试方法和测试结构。
技术介绍
在半导体
中，在28nm及以下技术节点的应用中，膜层间的交叠(overlay)问题对器件的良率和可靠性有着重大的影响。理想地，集成电路的不同膜层和/或用于图案化的掩膜被完美地对准。然而，完美对准是困难的，而且几乎是不可能实现的。在半导体器件的制造工艺过程中，很多原因导致某一膜层与另一个膜层的对准(alignment)错误的发生。例如，对准噪声、平台扫描问题、透镜扭曲以及晶圆平台不准等，都可能导致对准错误的发生。交叠(overlay)，一般是指一个图案形成于在晶圆上已经存在的另一个图案之上，它会影响到图案(尤其后形成的图案)位置的准确度。在传统的单次曝光光刻工艺中，交叠(overlay)错误发生在不同膜层的图案之间。这样的交叠错误将会被有效地传递到关键尺寸(⑶)变量，而关键尺寸(⑶)变量会改变器件和布线的电学特性。在这种情况下，通过设计规则无法减轻这一变量问题；而且由于关键尺寸的预算已经非常小(国际半导体技术蓝图(ITRS)估计的预算为最小特征尺寸的7%)，交叠问题必须得到良好地控制。如何满足对交叠控制的需求，被视为应用28nm及以下工艺节点技术的重大挑战之一。由于设计规则(DR)缩减(shrink),对连续的晶圆级特征(features)和单一水平的独立特征的对准(例如:交叠和间距)的准确度的要求不断增长。为满足这些要求，需要对交叠(overlay)和间距(spacing)进行监测和控制。现有技术中存在着各种用于对不同图案之间是否存在交叠进行检测的电学测试结构和方法，其中，电阻和范德堡桥(Resistiveand van der Pauw bridges)是一种常用的方法。在该方法中，为测试图案是否对准,需要形成桥(bridge)的元素。桥的结构被设计成当图案间精确对准时，测试的结果为空(null)。例如:当被比较的特征(指图案)上具有相等的电压时，即为图案间精确对准，不存在overlay的问题。误对准(misalignment)的程度通过测得的特征(图案)上的电压的不同来确定。然而，在这一方法中，特征(图案)上的待测的电压常常比较小，尤其当特征本身的电阻比较小的情况。由于特征上的用于检测特征的微小的误对准(mi sal i gnment)的电压通常比较小，因此，往往需要特别的设备(例如对电压敏感度高的设备)和技术来实现对电压的测量。此外，为了从测得的电压中获取特征(图案)误对准的数值，还需要大量的测试结构、测试程序和运算法则。由此可见，现有技术中的对图案是否存在交叠或间距是否发生变化进行测试的方法，其方案往往比较复杂，而且在被测电压较小时将难以保证测试结果的准确性。因此，为了解决上述问题，本专利技术提出一种新的测试方法和测试结构。
技术实现思路
针对现有技术的不足，本专利技术提供一种新的测试方法和测试结构，用于测试进行图形化的工艺是否发生偏移，即测试图案是否存在交叠或间距是否发生变化。本专利技术实施例一提供一种测试方法，所述方法包括:步骤SlOl:在对第一导电膜层以及位于所述第一导电膜层上方的第二导电膜层进行图形化的过程中形成包括第一导电体以及第二导电体和第三导电体的测试结构，其中，所述第二导电体的一部分与所述第一导电体相交叠以形成第一电容，所述第三导电体的一部分与所述第一导电体相交叠以形成第二电容，所述第一电容的设计值与所述第二电容的设计值相同，其中，所述第一导电体在对所述第一导电膜层进行图形化的过程中形成，所述第二导电体和所述第三导电体在对所述第二导电膜层进行图形化的过程中形成，或者，所述第一导电体在对所述第二导电膜层进行图形化的过程中形成，所述第二导电体和所述第三导电体在对所述第一导电膜层进行图形化的过程中形成；步骤S102:测量所述第一电容的实际值Cl与所述第二电容的实际值C2 ；步骤S103:比较所述第一电容的实际值Cl与所述第二电容的实际值C2是否相同，并根据比较的结果对所述进行图形化的工艺是否发生偏移进行判断。 可选地，在所述步骤SlOl中，所述第一导电体、所述第二导电体与所述第三导电体均为矩形，并且所述第二导电体、所述第一导电体与所述第三导电体相互平行并沿X方向的正方向依次排列，其中，所述第一导电体沿X方向的边均位于所述第一导电体与所述第二导电体和第三导电体相交叠的区域之外以保证Y方向的偏移不会造成所述第一电容的实际值以及所述第二电容的实际值的变化，Y方向为与X方向相垂直的方向；在步骤S103中，如果所述第一电容的实际值Cl与所述第二电容的实际值C2不同，则所述进行图形化的工艺在X方向发生了位移。可选地，所述X方向为水平方向或竖直方向。可选地，在所述步骤S103中，还根据所述第一电容的实际值Cl与所述第二电容的实际值C2对所述进行图形化的工艺在X方向的实际偏移方向进行判断，其中，当Cl大于C2时所述进行图形化的工艺沿X方向的正方向偏移，当Cl小于C2时所述进行图形化的工艺沿X方向的负方向偏移，当Cl等于C2时所述进行图形化的工艺沿X方向不发生偏移。可选地，所述第一导电体与所述第二导电体相交叠的边的端点距靠近其一侧的交叠位置的距离大于6S，所述第一导电体与所述第三导电体相交叠的边的端点距靠近其一侧的交叠位置的距离大于6S ;并且，所述第一导电体与所述第二导电体相交叠的边距所述第二导电体的位于交叠区域之外的边的距离大于6S,所述第一导电体与所述第三导电体相交叠的边距所述第三导电体的位于交叠区域之外的边的距离大于6S，其中，S为设计规则中的允许偏差。可选地，在所述测试结构中，所述第二导电体和所述第三导电体的长度相同，并且所述第二导电体和所述第三导电体的宽度也相同。可选地，所述第一导电体、第二导电体和第三导电体均连接至焊盘区，且分别与第一焊盘、第二焊盘以及第三焊盘相连接。可选地，所述测试方法还包括步骤S104:通过投射电子显微镜剖视图校正的方法获取所述进行图形化的工艺在X方向的位移」X与(C1-C2)/(C1+C2)的关系，其中，Cl与C2均大于O。可选地，所述测试方法还包括步骤S105:根据」X与(C1_C2)/(C1+C2)的关系以及所述Cl与C2计算Z X，并根据Z X对所述进行图形化的工艺进行调整以避免发生偏移。可选地，在所述步骤SlOl中，所述测试结构还包括第四导电体以及第五导电体和第六导电体，所述第五导电体的一部分与所述第四导电体相交叠以形成第三电容，所述第六导电体的一部分与所述第四导电体相交叠以形成第四电容，所述第三电容的设计值与所述第四电容的设计值相同；其中，所述第四导电体在对所述第一导电膜层进行图形化的过程中形成，所述第五导电体和所述第六导电体在对所述第二导电膜层进行图形化的过程中形成，或者，所述第四导电体在对所述第二导电膜层进行图形化的过程中形成，所述第五导电体和所述第六导电体在对所述第一导电膜层进行图形化的过程中形成；其中，所述第一导电体与所述第二导电体、所述第三导电体相互平行并沿X方向延伸，所述第四导电体与所述第五导电体、所述第六导电体相互平行并沿Y方向延伸，并且，所述X方向与所述Y方向垂直；在所述步骤S102中，还测量所述第三电容的实际值C3与所述第四电容的实际值C4 ;在所本文档来自技高网...

【技术保护点】
一种测试方法，其特征在于，所述方法包括：步骤S101：在对第一导电膜层以及位于所述第一导电膜层上方的第二导电膜层进行图形化的过程中形成包括第一导电体以及第二导电体和第三导电体的测试结构，其中，所述第二导电体的一部分与所述第一导电体相交叠以形成第一电容，所述第三导电体的一部分与所述第一导电体相交叠以形成第二电容，所述第一电容的设计值与所述第二电容的设计值相同，其中，所述第一导电体在对所述第一导电膜层进行图形化的过程中形成，所述第二导电体和所述第三导电体在对所述第二导电膜层进行图形化的过程中形成，或者，所述第一导电体在对所述第二导电膜层进行图形化的过程中形成，所述第二导电体和所述第三导电体在对所述第一导电膜层进行图形化的过程中形成；步骤S102：测量所述第一电容的实际值C1与所述第二电容的实际值C2；步骤S103：比较所述第一电容的实际值C1与所述第二电容的实际值C2是否相同，并根据比较的结果对所述进行图形化的工艺是否发生偏移进行判断。

【技术特征摘要】

【专利技术属性】
技术研发人员：张步新，蔡孟峰，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31