本发明专利技术题为数据读出装置及半导体装置。本发明专利技术提供能够防止非易失性存储元件的数据读出中的误写入的数据读出装置。本发明专利技术的数据读出装置包括：伪读出电路，具备写入电压比数据读出电路的非易失性存储元件低的非易失性存储元件；以及状态检测电路，检测伪读出电路的非易失性存储元件的写入状态，构成为在数据读出中检测到伪读出电路的非易失性存储元件被误写入时，立即结束数据读出动作。
【技术实现步骤摘要】
本专利技术涉及半导体装置中的读出非易失性存储元件的数据的数据读出装置。
技术介绍
图7是读出非易失性存储元件的数据的数据读出装置的电路图。数据读出电路30具备PMOS晶体管31、非易失性存储元件32、PM0S晶体管33、NM0S晶体管34、和由反相器电路35、36构成的闩锁电路。数据读出电路30如下动作而读出非易失性存储元件32的数据。首先，信号Φ02成为高(High)电平，NMOS晶体管34导通。由反相器电路36、35构成的闩锁电路复位，输出端子DOUT成为低(Low)电平。接着，信号Φ02成为低电平，NMOS晶体管34截止，然后，信号Φ01成为低电平，PMOS晶体管31、33导通。如果是向非易失性存储元件32写入数据的耗尽状态，则因非易失性存储元件32的导通电流而闩锁电路反转，成为高电平，输出端子DOUT保持在高电平的状态。另一方面，如果是不向非易失性存储元件32写入数据的增强状态，则输出端子DOUT保持原来低电平(例如，参照专利文献I )。此外，非易失性存储元件32周边的电位状态在数据读出时和数据写入时相等。现有技术文献专利文献 专利文献1:日本特开2010 - 192039号公报。
技术实现思路
专利技术要解决的课题 由于在数据读出时和数据写入时非易失性存储元件32周边的电位状态相等，所以在数据读出中对电源端子施加静电等的高电压时，数据读出电路30有非易失性存储元件32会被误写入的危险。本专利技术为了解决以上那样的课题而设计的，用于实现误写入的可能性少的数据读出装置。用于解决课题的方案 为了解决上述课题，本专利技术的数据读出装置包括:伪读出电路，具备写入电压比数据读出电路的非易失性存储元件低的非易失性存储元件；以及状态检测电路，检测伪读出电路的非易失性存储元件的写入状态，构成为在数据读出中检测到伪读出电路的非易失性存储元件被误写入时，立即结束数据读出动作。专利技术效果依据本专利技术的数据读出装置，在数据读出中即便施加了静电等的高电压，也能够防止非易失性存储元件的数据误写入。【附图说明】图1是示出第I实施方式的数据读出装置的电路图； 图2是示出第I实施方式的数据读出装置的动作的时间图； 图3是示出第I实施方式的数据读出装置的动作的时间图； 图4是示出第2实施方式的数据读出装置的电路图； 图5是示出第2实施方式的数据读出装置的动作的时间图； 图6是示出数据读出装置的其他例子的电路图； 图7是示出现有的数据读出装置的电路图。【具体实施方式】<第I实施方式> 图1是示出第I实施方式的数据读出装置的电路图。数据读出装置具备数据读出部300和防误写入电路600。数据读出部300由数据读出电路30A、30B构成。数据读出电路30A具备:PMOS晶体管31A、33A ;非易失性存储元件32A ；NMOS晶体管34A ；以及由反相器电路35A、36A构成的闩锁电路。数据读出电路30B具备:PMOS晶体管31B、33B ;非易失性存储元件32B ；NMOS晶体管34B ;以及由反相器电路35B、36B构成的闩锁电路。防误写入电路600具备:伪读出电路40A ;状态检测电路50A ；OR电路61、62。伪读出电路40A的电路构成与数据读出电路30A相同，具备:PMOS晶体管41A、43A ;非易失性存储元件42A ；NMOS晶体管44A ；以及由反相器45A、46A构成的闩锁电路。非易失性存储元件42A在初始状态下为未写入数据的增强状态。而且，PMOS晶体管41A、43A、非易失性存储元件42A，与PMOS晶体管31A、33A、非易失性存储元件32A相比，易于写入。例如，PMOS晶体管41A、43A、非易失性存储元件42A的W/L之比，大于PMOS晶体管31A、33A、非易失性存储元件32A的W/L之比。状态检测电路50A具备:PM0S晶体管51A、53A、58A、59A ;非易失性存储元件52A ；反相器电路55A、56A、57A ;和NMOS晶体管54A。数据读出电路30A的各要素如下连接。PMOS晶体管31A的源极与电源端子VDD连接，栅极与节点N5连接，漏极与非易失性存储元件32A的源极连接。非易失性存储元件32A的栅极浮置，漏极与PMOS晶体管33A的源极连接。PMOS晶体管33A的栅极与节点N5连接，漏极与节点DOUTA连接。NMOS晶体管34A的源极与电源端子VSS连接，漏极与节点DOUTA连接。反相器电路35A的输入端子与反相器电路36A的输出端子连接，输出端子与节点DOUTA及反相器电路36A的输入端子连接。NMOS晶体管34A的栅极被输入信号Φ02。数据读出电路30B的各要素如下连接。PMOS晶体管31B的源极与电源端子VDD连接，栅极与节点N5连接，漏极与非易失性存储元件32B的源极连接。非易失性存储元件32B的栅极浮置，漏极与PMOS晶体管33B的源极连接。PMOS晶体管33B的栅极与节点N5连接，漏极与节点DOUTB连接。NMOS晶体管34B的源极与电源端子VSS连接，漏极与节点DOUTB连接。反相器电路35B的输入端子与反相器电路36B的输出端子连接，输出端子与节点DOUTB及反相器电路36B的输入端子连接。NMOS晶体管34B的栅极被输入信号Φ02。伪读出电路40A的各要素如下连接。PMOS晶体管41A的源极与电源端子VDD连接，栅极与节点N3连接，漏极与非易失性存储元件42A的源极连接。非易失性存储元件42A的栅极与状态检测电路50A的非易失性存储元件52A的栅极连接，漏极与PMOS晶体管43A的源极连接。PMOS晶体管43A的栅极与节点N3连接，漏极与节点N4连接。NMOS晶体管44A的源极与电源端子VSS连接，漏极与节点N4连接。反相器电路45A的输入端子与反相器电路46A的输出端子连接，输出端子与N4及反相器电路46A的输入端子连接。NMOS晶体管44A的栅极被输入信号Φ02。状态检测电路50A的各要素如下连接。PMOS晶体管51A的源极与电源端子VDD连接，漏极与非易失性存储元件52A的源极连接。非易失性存储元件52A的漏极与PMOS晶体管53A的源极连接。PMOS晶体管53A的漏极与节点NI连接。PMOS晶体管59A的源极与节点NI连接，漏极与电源端子VSS连接。反相器电路57A的输入端子与节点NI连接，输出端子与PMOS晶体管58A的栅极连接。PMOS晶体管58A的源极与电源端子VDD连接，漏极与节点N2连接。反相器电路55A的输入端子与反相器电路56A的输出端子连接，输出端子与节点N2及反相器电路56A的输入端子连接。NMOS晶体管54A的源极与电源端子VSS连接，漏极与节点N2连接。PMOS晶体管5IA和PMOS晶体管53A的栅极被输入信号Φ03。PMOS晶体管59A的栅极被输入信号Φ02的反相信号即信号Φ02Χ。NMOS晶体管54A的栅极被输入信号Φ02。OR电路61的一个输入端子被输入信号Φ01，另一个输入端子连接有节点N2，输出端子与节点N3连接。OR电路62的一个输入端子被输入信号Φ01，另一个输入端子连接有节点N4，输出端子与节点N5连接。根据图2及图3所示的时间图，说明如上所述构成的第I实施方式的数据读出装置的动作。图2示出本文档来自技高网...
【技术保护点】
一种数据读出装置，其特征在于，包括：数据读出部，具备任意个数的包含非易失性存储元件的数据读出电路；伪读出电路，具备非易失性存储元件，该非易失性存储元件构成为比所述数据读出电路的非易失性存储元件更容易被写入；以及状态检测电路，检测所述伪读出电路的非易失性存储元件的写入状态，在所述数据读出电路的非易失性存储元件的数据读出中，当所述状态检测电路检测到所述伪读出电路的非易失性存储元件的写入状态时，停止所述数据读出电路的非易失性存储元件的数据读出动作，从而防止所述数据读出电路的非易失性存储元件的误写入。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：渡边考太郎，见谷真，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：日本;JP
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