用于在唤醒期间减少切换电力的具有保持触发器的非易失性逻辑阵列制造技术

操作一种使用多个易失性存储元件(120)的处理设备(100)。多个易失性存储元件(120)中的数据被存储在多个非易失性逻辑元件阵列(110)中。多个易失性存储元件中的各个元件的主逻辑电路部分(221)由第一电源域(VDDL)供电，而多个易失性存储元件(120)中的各个元件的从级电路部分由第二电源域(VDDR)供电。在从多个非易失性逻辑元件阵列(110)向多个易失性存储元件(120)回写数据期间，断电第一电源域(VDDL)而维持第二电源域(VDDR)。在进一步的方法中，多个非易失性逻辑元件阵列(110)由第三电源域(VDDN)供电，所述第三电源域(VDDN)在处理设备的常规操作期间断电。

【技术实现步骤摘要】
【国外来华专利技术】用于在唤醒期间减少切换电力的具有保持触发器的非易失性逻辑阵列
本专利技术总体涉及非易失性存储器单元及其在系统中的使用，特别涉及与逻辑阵列组合，以提供非易失性逻辑模块。
技术介绍
许多便携式电子设备依靠电池操作，例如手机、数码相机/摄像机、个人数字助理、膝上型电脑和视频游戏。在不活动周期期间，设备可能不执行处理操作，并且可能被置于断电模式或待机功率模式以保存电力。在低功耗待机功率模式下，提供给电子设备内一部分逻辑的电源可能被关闭。然而，在待机功率模式期间漏电流的存在代表了对设计便携式、电池操作的设备的挑战。设备内的数据保持电路(例如触发器和/或锁存器)可以被用来在设备进入待机功率模式之前存储状态信息以便以后使用。数据保持锁存器(其还可以被称为阴影锁存器或气球锁存器)通常由单独的“常开”电源供电。用于在不活动周期期间减少漏电流的已知技术利用多阈值CMOS(MTCMOS)技术来实现阴影锁存器。在这种方法中，阴影锁存器利用厚栅氧化物晶体管和/或高阈值电压(Vt)晶体管来减少待机功率模式中的漏电流。阴影锁存器在正常操作期间(例如在有效功率模式期间)通常与电路的其余部分脱离，以维持系统性能。为了在“主从”触发器拓扑中保持数据，第三锁存器(例如阴影锁存器)可以被添加到主锁存器和从锁存器，用于数据保持。在其他情况下，从锁存器可以被配置为在低功耗操作期间作为保持锁存器操作。然而，仍然需要一些功率来保持所保存的状态。例如，参见美国专利7,639,056“UltraLowAreaOverheadRetentionFlip-FlopforPower-DownApplications”，其通过引用并入到此。片上系统(SoC)是已经存在了很长时间的概念；基本方法是将越来越多的功能集成到给定的设备。这种集成可以采取硬件或解决方案软件的形式。传统上通过增加的时钟速率和更先进的工艺节点来实现性能增益。许多SoC设计将微处理器核或多个核与各种外围设备和存储器电路配对。能量收集(也被称为功率收集或能量采集)是从外部源得到、捕获能量并且存储用于小型无线自治设备(例如用在可佩带电子器件和无线传感器网络中的那些设备)的过程。收集的能量可以从各种源得到，例如：太阳能、热能、风能、盐度梯度和动能等。然而，典型的能量收集器为低能量的电子器件提供非常少量的功率。能量收集器的能量源作为周围背景而存在，并且可供使用。例如，温度梯度存在于内燃机的操作中，而在城区，由于无线电和电视广播等，环境中存在大量的电磁能量。附图说明图1是根据本专利技术各种实施例配置的一部分示例片上系统(SoC)的功能方框图；图2是图1的SoC中使用的一个触发器群的更详细的方框图；图3是示出由铁电电容器展示的极化磁滞的图；图4-7是示出根据本专利技术的各种实施例配置的示例铁电非易失性位单元的原理图和时序图；图8-9是示出根据本专利技术的各种实施例配置的另一个示例铁电非易失性位单元的原理图和时序图；图10是示出图1的SoC中使用的示例NVL阵列的方框图；图11A和图11B是图10的NVL阵列中使用的输入/输出电路的更详细的原理图；图12A是示出根据本专利技术的各种实施例配置的在读取周期期间的示例偏移电压测试的时序图；图12B是示出根据本专利技术的各种实施例配置的在偏移电压的示例扫描期间生成的直方图；图13是示出图10的NVL阵列中奇偶校验生成的原理图；图14是示出根据本专利技术的各种实施例配置的NVL阵列内的示例电源域的方框图；图15是根据本专利技术的各种实施例配置的在NVL阵列中使用的示例电平转换器的原理图；图16是示出根据本专利技术的各种实施例配置的在铁电位单元内使用感测放大器的电平移位的示例操作的时序图；图17是根据本专利技术的各种实施例配置的示例功率检测布置的方框图；图18是示出根据本专利技术的各种实施例配置的向处理设备供电的的示例操作的流程图；以及图19是示出根据本专利技术的各种实施例配置的向处理设备供电的的另一个示例操作的流程图；以及图20是根据本专利技术的各种实施例配置的包括NVL阵列的另一个示例SoC的方框图。具体实施方式虽然现有技术系统使用保持锁存器来保持低功耗操作期间逻辑模块中的触发器的状态，但是仍然需要一些功率来保持状态。相比之下，在完全去除电源时，非易失性元件可以保持逻辑模块中的触发器的状态。这类逻辑元件在此将被称为非易失性逻辑(NVL)。在SoC(片上系统)内用NVL实现的微控制单元(MCU)可以具有在不损失功能的情况下停止、断电和加电的能力。在完全去除电源后，不需要系统复位/重启来恢复操作。这种能力对新兴的能量收集应用(例如近场通信(NFC)、射频识别(RFID)应用和嵌入式控制和监测系统)来说是理想的，例如，在这些应用中，复位/重启过程的时间和功率消耗(或称为成本)会消耗许多可用能量，从而为有用的计算、感测或控制功能留下很少能量或没有留下能量。虽然本说明书讨论了包含可编程MCU以便对SOC状态机进行排序的SOC，但本领域技术人员可以明白，NVL可以应用于硬编码到普通逻辑门或基于ROM、PLA或PLD的控制系统的状态机。在一种方法中，SoC包括一个或多个非易失性逻辑块。例如，基于非易失性逻辑(NVL)的SoC可以在接收到电力中断后备份其工作状态(所有触发器)，在睡眠模式下具有零泄漏，以及在加电后需要小于400ns来恢复系统状态。没有NVL，芯片将必须在至少一个低功耗保持状态(即使在待机模式下，该状态也需要持续的电源)下保持所有触发器供电，或者必须在加电后浪费能量和时间重启。对于能量收集应用，NVL是有用的，因为没有保存触发器(FF)状态所需的恒定电源，并且即使当间歇性的电源可用时，引导代码也会独自消耗所有的收集的能量。对于具有有限的冷却和电池容量的手持设备来说，具有“瞬时接通(instant-on)”能力的零泄漏IC(集成电路)是理想的。铁电随机存取存储器(FRAM)是与DRAM(动态随机存取存储器)具有相似行为的非易失性存储器技术。可以访问每个单独的位，但是不像EEPROM(电可擦除可编程只读存储器)或闪存，FRAM不需要特殊的序列来写数据，其也不需要电荷泵来实现所需的较高编程电压。每个铁电存储器单元包含一个或多个铁电电容器(FeCap)。各铁电电容器可以用作此处所述的NVL电路中的非易失性元件。图1是示出一部分计算设备的功能方框图，在这种情况下，示例片上系统(SoC)100提供基于非易失性逻辑的计算特征。虽然术语SoC在此被用来指包含一个或多个系统元件的集成电路，但是本公开的教导可以应用于如下各种类型的集成电路，这些集成电路包含功能逻辑模块，例如锁存器、集成的时钟门控单元以及提供非易失性状态保持的触发器电路元件(FF)。在大阵列的受控环境外部嵌入非易失性存储元件对可靠性和制造性提出了挑战。通常针对任意NV-存储器技术所需的最大读取信号裕量和原位裕量可测试性而设计基于NVL位单元的NVL阵列。然而，依据面积开销，向各个NVLFF增加可测试性特征可能是禁止的。为了摊销测试特征成本并提高可制造性，参考图1和图2的示例，布置多个非易失性逻辑元件阵列或NVL阵列110和多个易失性存储元件220。至少一个非易失性逻辑控制器106被配置为控制该多个NVL阵列110以存储由多个易失性存储元件220表示的机器本文档来自技高网...

【技术保护点】
一种计算设备装置，其提供基于非易失性逻辑的计算，该装置包括：多个非易失性逻辑元件阵列；多个易失性存储元件，其包括保持触发器电路；至少一个非易失性逻辑控制器，其被配置为控制所述多个非易失性逻辑元件阵列，以存储由所述多个易失性存储元件表示的机器状态，并将存储的机器状态从所述多个非易失性逻辑元件阵列读出到所述多个易失性存储元件；其中，各保持触发器电路包括由第一电源域供电的主逻辑电路部分和由第二电源域供电的从级电路部分；其中，在从所述多个非易失性逻辑元件阵列向所述多个易失性存储元件回写数据期间，所述第一电源域被配置为断电而第二电源域有效。

【技术特征摘要】
【国外来华专利技术】2012.09.10 US 61/698,906;2013.02.19 US 13/770,3681.一种计算设备装置，其提供基于非易失性逻辑的计算，该装置包括：多个非易失性逻辑元件阵列；多个易失性存储元件，其包括保持触发器电路；至少一个非易失性逻辑控制器，其被配置为控制所述多个非易失性逻辑元件阵列，以存储由所述多个易失性存储元件表示的机器状态，并将存储的机器状态从所述多个非易失性逻辑元件阵列读出到所述多个易失性存储元件；其中，各保持触发器电路包括由第一电源域供电的主逻辑电路部分和由第二电源域供电的从级电路部分；其中，在从所述多个非易失性逻辑元件阵列向所述多个易失性存储元件回写数据期间，所述第一电源域被配置为断电而所述第二电源域有效；其中所述多个非易失性逻辑元件被配置为由第三电源域供电；其中所述第三电源域被配置为在所述计算设备装置的常规操作期间断电。2.一种计算设备装置，其提供基于非易失性逻辑的计算，该装置包括：多个非易失性逻辑元件阵列；多个易失性存储元件，其包括保持触发器电路；至少一个非易失性逻辑控制器，其被配置为控制所述多个非易失性逻辑元件阵列，以存储由所述多个易失性存储元件表示的机器状态，并将存储的机器状态从所述多个非易失性逻辑元件阵列读出到所述多个易失性存储元件；其中，各保持触发器电路包括由第一电源域供电的主逻辑电路部分和由第二电源域供电的从级电路部分；其中，在从所述多个非易失性逻辑元件阵列向所述多个易失性存储元件回写数据期间，所述第一电源域被配置为断电而所述第二电源域有效；其中所述至少一个非易失性逻辑控制器被配置为生成用于保存所述机器状态至所述多个非易失性逻辑元件阵列或从所述多个非易失性逻辑元件阵列获取所述机器状态的控制序列。3.一种计算设备装置，其提供基于非易失性逻辑的计算，该装置包括：多个非易失性逻辑元件阵列；多个易失性存储元件，其包括保持触发器电路；至少一个非易失性逻辑控制器，其被配置为控制所述多个非易失性逻辑元件阵列，以存储由所述多个易失性存储元件表示的机器状态，并将存储的机器状态从所述多个非易失性逻辑元件阵列读出到所述多个易失性存储元件；其中，各保持触发器电路包括由第一电源域供电的主逻辑电路部分和由第二电源域供电的从级电路部分；其中，在从所述多个非易失性逻辑元件阵列向所述多个易失性存储元件回写数据期间，所述第一电源域被配置为断电而所述第二电源域有效；其中所述多个易失性存储元件中的各个元件包括：数据输入端口，其被配置为通过响应于在数据输入使能端口上接收到来自所述至少一个非易失性逻辑控制器的更新信号以触发所述数据输入端口，来允许与存储数据相关的信号从所述非易失性逻辑元件阵列中的一个传送到关联的易失性存储元件的从级，从而将数据从所述非易失性逻辑元件阵列中的所述一个插入到关联的易失性存储元件。4.一种计算设备装置，其提供基于非易失性逻辑的计算，该装置包括：多个非易失性逻辑元件阵列；多个易失性存储元件，其包括保持触发器电路；至少一个非易失性逻辑控制器，其被配置为控制所述多个非易失性逻辑元件阵列，以存储由所述多个易失性存储元件表示的机器状态，并将存储的机器状态从所述多个非易失性逻辑元件阵列读出到所述多个易失性存储元件；其中，各保持触发器电路包括由第一电源域供电的主逻辑电路部分和由第二电源域供电的从级电路部分；其中，在从所述多个非易失性逻辑元件阵列向所述多个易失性存储元件回写数据期间，所述第一电源域被配置为断电而所述第二电源域有效；该装置进一步包括多路复用器，其被连接和配置为传送来自所述多个易失性存储元件中的多个单独的易失性存储元件的状态，以便同时存储在所述多个非易失性逻辑元件阵列中的单独一个非易失性逻辑元件阵列中。5.一种计算设备装置，其提供基于非易失性逻辑的计算，该装置包括：多个非易失性逻辑元件阵列；多个易失性存储元件，其包括保持触发器电路；至少一个非易失性逻辑控制器，其被配置为控制所述多个非易失性逻辑元件阵列，以存储由所述多个易失性存储元件表示的机器状态，并将存储的机器状态从所述多个非易失性逻辑元件阵列读出到所述多个易失性存储元件；其中，各保持触发器电路包括由第一电源域供电的主逻辑电路部分和由第二电源域供电的从级电路部分；其中，在从所述多个非易失性逻辑元件阵列向所述多个易失性存储元件回写数据期间，所述第一电源域被配置为断电而所述第二电源域有效；其中所述计算设备装置被配置为在保持模式操作，在该模式中针对所述易失性存储元件，抑制所述计算设备装置的时钟，以及所述非易失性逻辑控制器被配置为控制和实现从所述易失...

【专利技术属性】
技术研发人员：S·C·巴特玲，S·汉纳，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US