沟槽限定的外延生长器件层制造技术

提供了一种沟槽限定的选择性外延生长工艺，其中，在沟槽的限定内进行半导体器件层的外延生长。在实施例中，制作沟槽，使其包括设置在所述沟槽的底部的原来的平面半导体种子表面。可以使包围种子表面的半导体区域相对于种子表面凹陷，其中，将隔离电介质设置到所述半导体区域上，以包围所述半导体种层并形成沟槽。在形成沟槽的实施例中，可以将牺牲硬掩模鳍状物覆盖到电介质内，之后对所述电介质平面化，以暴露出所述硬掩模鳍状物，之后去除所述硬掩模鳍状物，以暴露出所述种子表面。通过选择性异质外延从所述种子表面形成半导体器件层。在实施例中，通过使隔离电介质的顶表面凹陷来从所述半导体器件层形成非平面器件。在实施例中，可以由所述半导体器件层来制作具有高载流子迁移率的非平面CMOS器件。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例涉及半导体器件领域，更具体而言，涉及外延生长的器件层。
技术介绍
可以通过多种减成工艺和加成工艺来制作晶体管和其他半导体器件。可以通过硅以外的半导体材料，例如，锗和III-V族材料形成器件层，由此得到某些益处，例如，晶体管的沟道迁移率。在晶体硅衬底充当起始材料的情况下，可以采用外延生长技术以加法方式形成晶体管沟道区，从而将这样的非硅材料集成到硅衬底上，其通常被称为异质外延。这样的外延工艺是很复杂的，其至少部分原因在于硅种子表面与外延生长半导体之间的晶格失配以及热膨胀系数(CTE)失配。基于硅的FET器件的先驱现在已经成为了采用非平面晶体管的商业化器件，所述非平面晶体管利用从衬底表面突出的硅材料体，并采用包覆所述硅体的两个、三个乃至所有侧面的栅极电极(即，双栅晶体管、三栅晶体管、纳米线晶体管)。在栅极电极的两侧将源极区和漏极区形成到所述体内，或者将其形成为耦合至所述体的再生长部分。这样的非平面设计相对于平面硅器件设计极大地改善了沟道控制和相关电性能(例如，短信道效应、降低的源极到漏极电阻等)。将非硅材料集成到硅衬底上将是有利的，尤其是对于非平面晶体管设计而言，通过服从于这样的拓扑结构的器件层外延生长实施这样的集成将是有利的。但是，能够担当在硅衬底之上制造异质外延器件层的任务的技术和结构是未知的。例如，高度减法的工艺可能要求在硅衬底之上进行非硅薄膜的毯式生长，随后进行蚀刻，由此勾勒处形成晶体管的非硅非平面体。对于这样的技术而言，硅种衬底具有质朴的优点，但是从晶体缺陷的角度来看这样的大面积生长是很困难的，尤其是当在外延膜存在由热膨胀或晶格失配引发的显著应力的情况下。一种替代工艺可能要求仅在要设置非硅非平面体的具有有限衬底面积的区域内进行非硅膜的外延生长。尽管这样的技术可能不受大面积生长所特有的问题，但是出现了其他问题。例如，硅种子表面可能因衬底初步处理而受到损伤和/或发生变形，所述初步处理的目的在于划定发生外延生长的区域。在执行生长衬底(硅)表面的凹陷蚀刻的位置处，可能在种子表面中产生碗状或坑状，并接下来会损害外延生长。附图说明将通过举例方式而非限定方式对本专利技术的实施例予以说明，通过在联系附图考虑的同时参考下述具体实施方式将得到对本专利技术的实施例的更加充分的理解，其中：图1示出了在根据本专利技术的实施例的外延生长器件层的方法中的选定操作的图解的流程图；图2A-2G示出了根据本专利技术的实施例的随着图1所示的方法的操作的执行而在形成沟槽限定的外延器件叠置体的衬底之上的区域的截面；图2H是说明根据CMOS实施例的互补沟槽限定的外延器件结构的等轴视图；图3A示出了根据本专利技术的实施例的沿非平面晶体管的第一维度的截面，所述晶体管采用了通过图1所示的方法生长的器件层；图3B示出了根据本专利技术的实施例的沿图3A所示的非平面晶体管的第二维度的截面；图3C示出了根据本专利技术的实施例的沿采用通过图1所示的方法生长的器件层的平面晶体管的第一维度的截面；图4示出了根据本专利技术的实施例的移动计算装置平台的等轴视图以及移动平台所采用的微电子器件的示意图；以及图5示出了根据本专利技术的一种实施方式的计算装置的功能框图。具体实施方式将描述采用外延生长器件层的非平面晶体管及其形成方法。在下述说明中，将阐述很多细节，但是对于本领域技术人员而言显然可以在没有这些具体细节的情况下实践本专利技术。在一些情况下，以方框图的形式而非详细地示出了公知的方法和器件，以避免对本专利技术造成混淆。在整个本说明书中对“实施例”或者“在一个实施例中”的提及是指在本专利技术的至少一个实施例中包含联系所述实施例描述的具体特征、结构、功能或特性。因而，在本说明书从头到尾的各处出现的短语“在实施例中”未必全都是指本专利技术的同一实施例。此外，可以在一个或更多实施例中通过任何适当的方式结合所述特定特征、结构、功能或特点。例如，只要是在未指出第一和第二实施例相互排斥的地方，就可以使这两个实施例相结合。可以在文中采用词语“耦合”和“连接”连同其派生词描述部件之间的结构关系。应当理解，这些术语并非意在彼此同义。更确切地说，在具体的实施例中，可以采用“连接”表示两个或更多元件相互直接物理接触或电接触。可以采用“耦合”表示两个或更多元件存在相互的直接或者间接(其间存在其他居间元件)物理或电接触，并且/或者两个或更多元件相互协作或交互(例如，就像在因果关系当中那样)。文中采用的词语“在……之上”、“在……之下”、“在……之间”和“在……上”是指一个材料层或部件相对于其他层或部件的相对位置。因而，例如，设置在另一层之上(上方)或者之下(下方)的一个层可以与所述的另一层直接接触，或者可以具有一个或多个居间层。此外，设置在两个层之间的一个层可以与所述的两个层直接接触，或者可以具有一个或多个居间层。相形之下，位于第二层上的第一层则与所述第二层直接接触。类似地，除非另行明确指出，否则设置在两个相邻特征之间的一个特征可以与所述相邻特征直接接触，或者可以具有一个或多个居间特征。图1示出了在根据本专利技术的实施例的器件层外延生长方法101中的选定操作的图解的流程图。图2A-2G示出了根据本专利技术的实施例的随着图1所示的方法的操作的执行而得到的衬底之上的区域的截面。交替参考图1和图2A-2G，以提供对制造技术以及显著的生成结构特征这两者的简洁扼要的说明。方法101大体上是一种沟槽限定的选择性外延生长工艺，其中，半导体器件层的外延生长是在沟槽的局限之内进行的。这样的沟槽限定的生长能够提供高宽比陷获(ATR)的优点，由此能够通过在沟槽的侧壁上陷获穿入位错、堆垛层错、孪晶等而增强外延层的晶体质量，在沟槽侧壁上缺陷终止，从而使得上覆的各层可以更多地免于出现缺陷，而且在隔开的沟槽内生长的相邻器件层可以按照更加独立的或隔离的方式同时生长。划定若干这样的具有至少一个相对较小的尺寸(例如，2nm-100nm)以实现最佳ATR的沟槽可以使得异质外延工艺能够在种晶体与器件层中的外延生长晶体之间具有既定量的热失配和晶格失配的情况下具有较低的缺陷密度。本专利技术人还发现，沟槽限定的外延膜的质量高度依赖于生长外延层的限定沟槽的特征(例如，沟槽侧壁角度、沟槽的拐角圆化和沟槽的底部凹坑)。与对生长衬底进行凹陷蚀刻之后在受到凹陷蚀刻的半导体种子表面上执行选择性外延的沟槽形成技术形成对照的是本文档来自技高网...

【技术保护点】
一种在衬底上形成异质外延器件层的方法，所述方法包括：接收具有半导体种子表面的衬底；在所述种子表面之上形成硬掩模鳍状物；形成与所述硬掩模鳍状物相邻的隔离区；形成沟槽，其中，通过去除所述硬掩模鳍状物而使所述种子表面位于所述沟槽的底部；以及在所述沟槽内外延生长半导体器件层，所述器件层具有与所述半导体种子表面的晶格常数失配或CTE失配的至少其中之一。

【技术特征摘要】
【国外来华专利技术】2012.09.28 US 13/630,5271.一种在衬底上形成异质外延器件层的方法，所述方法包括：
接收具有半导体种子表面的衬底；
在所述种子表面之上形成硬掩模鳍状物；
形成与所述硬掩模鳍状物相邻的隔离区；
形成沟槽，其中，通过去除所述硬掩模鳍状物而使所述种子表面位于
所述沟槽的底部；以及
在所述沟槽内外延生长半导体器件层，所述器件层具有与所述半导体
种子表面的晶格常数失配或CTE失配的至少其中之一。
2.根据权利要求1所述的方法，其中，形成所述硬掩模鳍状物还包括
在所述种子表面之上沉积多晶硅层或氮化硅层；以及采用各向异性蚀刻来
对所述多晶硅层或氮化硅层进行构图。
3.根据权利要求2所述的方法，其中，形成所述硬掩模鳍状物还包括
直接在所述种子表面上沉积蚀刻停止层，以及在氧化物层之上沉积所述多
晶硅层或所述氮化硅层。
4.根据权利要求2所述的方法，其中，所述各向异性蚀刻形成了垂直
的侧壁或者略微正倾斜的侧壁，并且其中，所述硬掩模鳍状物具有至少5:1
的高宽比。
5.根据权利要求1所述的方法，其中，形成所述隔离区还包括：
在所述硬掩模鳍状物之上沉积隔离电介质层，以及
使所述隔离电介质层平面化，以暴露出所述硬掩模鳍状物的顶表面。
6.根据权利要求5所述的方法，其中，形成所述隔离区还包括：
蚀刻所述衬底的与所述硬掩模鳍状物相邻的部分，从而使不受所述硬
掩模鳍状物保护的所述衬底部分相对于所述种子表面凹陷；以及
在凹陷的衬底表面之上沉积所述隔离电介质层。
7.根据权利要求1所述的方法，还包括：
使所述外延器件层的顶表面与所述隔离区平面化；以及
使所述隔离区相对于所述外延器件层的顶表面凹陷，以形成包括所述
器件层的非平面半导体基体，其中，所述隔离区与所述非平面半导体基体
相邻。
8.根据权利要求7所述的方法，还包括：
在所述外延器件层的至少两个相对侧之上形成栅极电介质和栅极电
极，以控制耦合至所述器件层的源极区和漏极区之间的载流子传导。
9.根据权利要求8所述的方法，其中，所述器件层包括Ge或III-V族
二元、三元或四元半导体合金，并且其中，形成所述栅极电介质和栅极电
极还包括蚀刻设置在所述种子表面与所述器件层之间的牺牲半导体层，以
暴露出所述器件层的底表面；以及在所述底表面之上回填所述栅极电介质
和所述栅极电极。
10.一种设置在硅衬底之上的非平面场效应晶体管(FET)，所述非平
面FET包括：
源极区和漏极区，其中，非硅半导体沟道被设置在所述源极区与所述
漏极区之间并且位于平面半导体种子表面之上，所述平面半导体种子表面
具有除了构成所述非硅半导体沟道的成分以外的成分，所述平面半导体种
子表面是被隔离电介质包围的半导体平台的顶表面；
设置在所述非硅半导体沟道之上的栅极电介质层...

【专利技术属性】
技术研发人员：R·皮拉里塞泰，S·H·宋，N·戈埃尔，J·T·卡瓦列罗斯，S·达斯古普塔，V·H·勒，W·拉赫马迪，M·拉多萨夫列维奇，G·杜威，H·W·田，N·慕克吉，M·V·梅茨，R·S·周，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US