高速放大器制造技术

本发明专利技术涉及高速放大器。一种电路可以包括与输出直接连接的一个以上的晶体管，以及电感网络。所述电感网络可以连接到至少一个晶体管的源极节点，以补偿输出的电容。因此，电路的响应时间可以减小，并且可以提高电路的非主导频率响应极点频率。

【技术实现步骤摘要】

技术介绍
在放大器中，可能存在其频率值与gm/C成比例的非主导频率极点，其中gm是输出级的跨导，C是输出节点处的总电容(例如，C可以包括输出节点处负载的电容、输出节点本身的电容和寄生电容)。对于高速应用，非主导极点需要被推出到高频。低的非主导极点频率能够导致差的相位裕度(欠阻尼行为)和低带宽。为了增加非主导极点的频率，放大器可设计成在放大器的输出级具有增加的电流以提高输出级的gm。然而，这会导致功耗增加。另外，由于gm/C本质上受制造工艺限制，所以增加的电流不足以增加输出级的非主导极点的频率。因此，对于具有增加或改进的非主导极点频率且具有改进的带宽和调整时间的放大器存在需求，而无需增加输出级的电流。附图说明图1示出了根据本公开实施方案的电路。图2示出了根据本公开实施方案的电路中的晶体管的剖视图。图3示出了根据本公开实施方案的电路。图4示出了根据本公开实施方案的电路中的晶体管的剖视图。图5示出了根据本公开实施方案的电路。图6示出了根据本公开实施方案的电路。具体实施方式根据图1所示的实施方案，电路100可以包括晶体管110、以及电感网络120。晶体管110可以在输出节点上输出以驱动负载140。电感网络120可以连接到晶体管110的源极节点以补偿输出节点的电容。在图1中，电路100可以是放大器电路。晶体管110可以是PMOS(P型金属氧化物硅)晶体管。晶体管110可以具有连接到待放大的输入AC信号的栅极。驱动器130可以是与晶体管110串联地连接在电源VDD和GND之间的电流驱动器，以产生驱动负载140的输出节点。可选地，晶体管110可以是配置为偏置通过放大器电路100的电流的电流驱动晶体管。在该情况下，驱动器130可以接收待放大的输入信号。在上述构造中，晶体管110可以在其源极点上连接到VDD，在其漏极节点上连接到输出节点，并且与电感网络120串联连接到电源VDD。晶体管110可以使其源极节点连接到电感网络120，使得电感网络120补偿与输出节点和晶体管110相关联的电容。通过将电感网络120在晶体管110的源极节点上与晶体管110串联连接，电路100采用例如与晶体管110串联的电感网络120。电感网络120的电感可有效地“关掉”输出节点处的电容(例如，包括负载电容、电路100输出节点的寄生电容)，并且推出电路100的有效的非主导极点有效频率，或者产生具有更佳调整性能的复极点。电感网络120的最优值取决于电路支路(可以包括晶体管110和其他器件)中的电路100的gm2以及在电路100的输出节点处的总电容(C2)。电感网络120的电感值可以根据如下公式来确定：L＝k C2/gm22，其中k是常数。电路100中的电感(L)、电容(C2)和有效电阻(1/gm2)可以形成并联(RLC)谐振电路，因为电感(L)、电容(C2)和有效电阻(1/gm2)中的每一项有效地并联连接在晶体管110中。因此，通过使用电感网络120，可以使得电路100的响应更快，并且可以提高电路100的非主导频率响应极点频率。根据仿真，为不使用电感网络120来实现相似的响应，通过电路100的功率需要增加大约60％。换言之，电感网络120可以将电路100中的功耗降低大约40％以实现相同的响应时间。图2示出了晶体管110的理想化的剖视图。晶体管110可以是具有栅极202的PMOS，栅极202具有栅极氧化物层204、P掺杂源极区域206、P掺杂漏极区域208、N掺杂势阱区域210和P型衬底212根据电路100中实现的实施方案，晶体管110可以使其P掺杂源极区 域208与电感网络120连接。诸如扩散或金属分接等各种分接可以实现在晶体管110的上述部分中以连接到电感网络120。另外，电感网络120利用形成在衬底上的金属条来实现，金属条和衬底的几何结构和金属特性限定了特定的期望电感值。电感网络120可以包括手柄形状的电感器或螺旋形的电感器。电感网络120的电感值可以在100皮亨和350皮亨之间。额外的元件可以包含在电感网络120中。根据图3所示的实施方案，电路300可以包括晶体管310和电感网络320。晶体管310可以在输出节点上输出以驱动负载440。电感网络320可以连接到晶体管310的源极节点，以补偿输出节点的电容。在图3中，电路300可以是放大器电路。晶体管310可以是NMOS(N型金属氧化物硅)晶体管。晶体管310可以具有与待放大的输入AC信号连接的栅极。驱动器330可以是与晶体管310串联地连接在电源VDD和GND之间的电流驱动器，以产生驱动负载340的输出节点。可选地，晶体管310可以是配置为对通过放大器电路300的电流进行偏置的电流驱动式晶体管。在这种情况下，驱动器330可以接收待放大的输入信号。在上述构造中，晶体管310可以在其源极节点上连接到GND，在其漏极节点上连接到输出节点，且与电感网络320串联连接到电源GND。晶体管110可以使其源极节点连接到电感网络120，以使电感网络120补偿与输出节点和晶体管110相关联的电容。图4示出了晶体管310的理想化的剖视图。晶体管310可以是具有栅极402的NMOS，栅极502具有栅极氧化物层404、N掺杂源极区域406、N掺杂漏极区域408、P掺杂势阱区域410、深N掺杂势阱区域418、P型衬底412。根据电路300中实现的实施方案，晶体管310可以使其N掺杂源极区域408连接到电感网络320。诸如扩散或金属分接的各种分接可实现于晶体管310的上述部分中以与电感网络320连接。电感网络320可以利用形成在衬底上的金属条来实现，金属条和衬底的几何结构和金属特性限定了具体的期望的电感值。电感网络320可以包括手柄形的电感器或螺旋形的电感器。电感网络320的电感值可以在100皮亨和350皮亨之间。另外的 元件可以包含在电感网络320中。图5示出了根据实施方案的电路500。电路500可以包括多个晶体管510.1-510.5和多个电感网络520.1-520.2，其配置与图1和图3的电路100和电路300相似。电路500可以配置为驱动与负载540连接的差分输出的差分对放大器。电路500可以配置为差分对放大器，其中每个差分支路可以配置为级联放大器。晶体管510.1-510.4可以在其相应的漏极节点上连接到差分输出节点，并且晶体管510.5可以是偏置晶体管。根据实施方案，仅在其漏极或源极节点上与输出节点直接连接的晶体管510.1-510.2才需要与相应的电感网络520.1-520.2连接。电感网络520.1-520.2可以实现在与晶体管110.1-510.4相同的电路单元或芯片上或者实现在单独的电路单元或芯片上。可选地，电路500可以具有连接在晶体管510.5和GND之间的电感器。晶体管510.1和510.2可以是类似于图1和图2所示的晶体管110的PMOS晶体管，并且晶体管510.3和510.4可以是与图3和图4中的晶体管310相似的NMOS晶本文档来自技高网...

【技术保护点】
一种电路，包括：与输出直接连接的一个以上的晶体管；以及电感网络，其连接到至少一个所述晶体管的源极节点，其中所述电感网络补偿所述输出的电容。

【技术特征摘要】
2013.08.28 US 14/012,1851.一种电路，包括：
与输出直接连接的一个以上的晶体管；以及
电感网络，其连接到至少一个所述晶体管的源极节点，
其中所述电感网络补偿所述输出的电容。
2.如权利要求1所述的电路，其中所述一个以上的晶体管彼此串联
连接以形成放大器。
3.如权利要求1所述的电路，其中所述电感网络包括电感器。
4.如权利要求1所述的电路，其中所述电感网络包括电感器，所述
电感器在第一端子处与所述至少一个所述晶体管连接且在第二端子处与
DC电压连接。
5.如权利要求1所述的电路，其中所述电感网络包括电感器，所述
电感器包括金属层和衬底。
6.如权利要求1所述的电路，其中所述电感网络包括电感器，所述
电感器具有在100皮亨和350皮亨之间的电容值。
7.如权利要求1所述的电路，其中所述电感网络包括电感器，所述
电感器具有手柄形状或螺旋形状。
8.一种电路，包括：
与输出直接连接的一个以上的晶体管；以及
电感网络，其连接到至少一个所述晶体管的源极节点，
其中所述电感网络增加了所述电路对AC输入信号的响应时间。
9.如权利要求8所述的电路，其中所述一个以上的晶体管彼此串联
连接以形成放大器。
10.如权利要求8所述的电路，其中所述电感网络包括电感器。
11.如权...

【专利技术属性】
技术研发人员：A·M·A·阿里，H·迪恩克，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：美国;US