带隙基准电压产生电路制造技术

本发明专利技术提供一种带隙基准电压产生电路，其包括第一电阻、第二电阻、第三电阻、第一双极型晶体管、第二双极型晶体管、运算放大器、第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第一存储电容、第二存储电容、以及第七开关、构成低通滤波器的滤波电阻和滤波电容。本发明专利技术在现有的一次失调消除方案的基础上，新加入第二存储电容以及第三个相位，在第三个相位时进行二次失调消除，使得失调消除的精度提高，可以得到高精度的带隙基准输出电压。

【技术实现步骤摘要】
带隙基准电压产生电路
本专利技术涉及基准电压
，特别涉及一种带隙基准电压产生电路。
技术介绍
带隙基准电压源的高精度和稳定性对整个电子系统性能有着重要影响。经典的带隙基准电压电路如图1所示，包括电阻R1～R3，PNP双极型晶体管Q1和Q2，以及运算放大器A1。其中Q2的发射极面积(A)是Q1的m倍(mA)，VOS代表运算放大器A1的输入失调电压，可以为正数，也可以为负数。由于存在等效到运算放大器输入端的失调电压，由图1可以得到：其中，Vout为输出电压即基准电压，VBE2是双极型晶体管Q2的基极-发射极电压，VT为热电压。这里关键问题是输入失调电压VOS被放大(1+R2/R3)倍，而VOS随温度和工艺的变化而变化，因此输出电压Vout也随温度和工艺变化而变化，导致基准电压输出精度降低。所以有必要提出一种改进方法，来减少或者消除输入失调电压对基准电压的影响。图2示出了现有的一种可以消除失调电压的带隙基准电压电路。与图1相比，其增加了第一开关S1、第二开关S2、第三开关S3和第一存储电容C1，其余结构不变。如图3所示，以两相不交叠时钟分时控制开关S1～S3，来改变存储电容C1的连接，采样和消除失调电压，以降低运算放大器的输入失调电压对基准输出电压的影响。结合图3和图4所示，在第一个时段f1时采样运算放大器A1输入端的失调电压，在第二个时段f2时抵消失调电压。此方法在第二个时段f2时，没有考虑运算放大器输入节点寄生电容对基准输出电压的影响。实际上，在第二时段，寄生电容Cj与存储电容C1进行电荷分配，导致第二时段f2的存储电容C1电压和第一时段f1的存储电容C1电压(第一时段的存储电容C1电压大小等于失调电压)存在误差，并且寄生电容Cj越大，该误差越大。将运算放大器输入端寄生电容Cj以及输入端的失调电压VOS量化如图2所示。现在对图2所示的带隙基准电压电路如何消除失调进行分析。图3为图2中的各个开关S1～S3的开关时序图。假设采用正逻辑，即高电平表示开关S导通，低电平表示开关S断开。在f1相位(第一时段)时，图2的等效电路如图4所示。C1上的存储电荷为VOS·C1，寄生电容Cj上的电荷为VX·Cj。在f2相位(第二时段)时，等效电路如图5所示。依据电荷守恒计算得到C1的电压VC1(这里假定VX端的电压不变)：C1·VOS+Cj·VX＝C1·VC1+Cj·(VX+VC1)(2)由公式(3)可以看到，电容C1上的电压已经与Vos有了一个偏差，即VOS·Cj/(C1+Cj)，使得现有的失调消除精度受到影响。为了减少这个偏差，一个方法是增大C1，增大C1必然增大版图面积；另一个方法就是减小Cj，即减小输入对管的宽度W和长度L，不过此时的匹配性变差，VOS会变大。因此需要一种改进方案，能够减少寄生电容Cj对现有失调技术的影响。
技术实现思路
本专利技术的目的在于提供一种带隙基准电压产生电路，其减小运放输入对管等产生的寄生电容对现有失调技术的影响，可以提高现有失调消除技术的精度，得到高精度的带隙基准电压，以应用于对基准电压精度要求较高的场合。为了解决上述问题，本专利技术提供一种带隙基准电压产生电路，其包括第一电阻、第二电阻、第三电阻、第一双极型晶体管、第二双极型晶体管、运算放大器、第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第一存储电容、第二存储电容。第一电阻的一端与所述运算放大器的输出端相连，另一端连接第一双极型晶体管的发射极，第一双极型晶体管的集电极和基极相连后接地；第二电阻的一端与所述运算放大器的输出端相连，另一端与第三电阻的一端相连，第三电阻的另一端连接第二双极型晶体管的发射极，第二双极型晶体管的集电极和基极相连后接地，第一存储电容和第一开关依次连接于所述运算放大器的第一输入端和第二输入端之间，第一电阻和第一双极型晶体管的发射极的中间节点VX依次经过第五开关和第二开关连接至运算放大器的第一输入端，第二存储电容和第四开关依次连接于第五开关和第二开关的中间节点和运算放大器的第二输入端之间，第二电阻和第三电阻的中间节点VY连接至所述运算放大器的第二输入端，第六开关的一端连接中间节点VX，另一端连接于第二存储电容与第四开关的中间节点，第三开关的一端连接第五开关和第二开关的中间节点，另一端连接于第一存储电容与第一开关的中间节点。进一步的，各个开关由各自的时钟控制信号控制其导通和截止，各个开关的导通和截止关系如下：在第一时段时，第一开关、第二开关和第五开关导通，第三开关、第四开关和第六开关截止，在第二时段时，第三开关、第四开关和第五开关导通，第一开关、第二开关和第六开关截止，在第三时段时，第三开关和第六开关导通，第一开关、第二开关、第四开关和第五开关截止。进一步的，第二时段紧接第一时段，第三时段紧接第二时段，连续不交叠的第一时段、第二时段和第三时段形成一个周期。进一步的，带隙基准电压产生电路还包括第七开关以及构成低通滤波器的滤波电阻和滤波电容，第七开关的一端和所述运算放大器的输出端相连，另一端与滤波电阻的一端相连，滤波电阻的另一端与滤波电容的一端相连，滤波电容的另一端接地。在第一时段和第二时段中，第七开关截止，在第三时段的前半段时间，第七开关截止，在第三时段的后半段时间，第七开关导通。进一步的，所述运算放大器具有输入寄生电容和输入失调电压。与现有失调消除技术相比，本专利技术中的带隙基准电压产生电路，在现有的一次失调消除方案的基础上，新加入第二存储电容C2以及第三个相位f3(第三时段)，在第三个相位f3时进行第二次失调消除，以减小寄生电容Cj对失调消除技术带来的影响，使得失调消除的精度提高。【附图说明】为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：图1为现有的一种典型的带隙基准电压产生电路的电路示意图；图2为现有的带隙基准电压产生电路的电路示意图，其可以消除运算放大器的输入失调电压；图3为图2中带隙基准电压产生电路的各个开关S1～S3的开关时序图；图4为在f1相位时图2的等效电路；图5为在f2相位时图2的等效电路；图6为本专利技术中的带隙基准电压产生电路在一个实施例中的电路示意图，其不仅可以消除运算放大器的输入失调电压，还可以减小在消除失调电压时输入寄生电容Cj带来的不利影响；图7为图6中带隙基准电压产生电路的各个开关S1～S7的开关时序图；图8为在f1相位时图6中的带隙基准电压产生电路的部分等效电路；图9为在f2相位时图6中的带隙基准电压产生电路的部分等效电路；和图10为在f3相位时图6中的带隙基准电压产生电路的部分等效电路。【具体实施方式】为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。此处所称的“一个实施例”或“实施例”是指可包含于本专利技术至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词本文档来自技高网...

【技术保护点】
一种带隙基准电压产生电路，其特征在于，其包括第一电阻、第二电阻、第三电阻、第一双极型晶体管、第二双极型晶体管、运算放大器、第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第一存储电容和第二存储电容，第一电阻的一端与所述运算放大器的输出端相连，另一端连接第一双极型晶体管的发射极，第一双极型晶体管的集电极和基极相连后接地；第二电阻的一端与所述运算放大器的输出端相连，另一端与第三电阻的一端相连，第三电阻的另一端连接第二双极型晶体管的发射极，第二双极型晶体管的集电极和基极相连后接地，第一存储电容和第一开关依次连接于所述运算放大器的第一输入端和第二输入端之间，第一电阻和第一双极型晶体管的发射极的中间节点VX依次经过第五开关和第二开关连接至运算放大器的第一输入端，第二存储电容和第四开关依次连接于第五开关和第二开关的中间节点和运算放大器的第二输入端之间，第二电阻和第三电阻的中间节点VY连接至所述运算放大器的第二输入端，第六开关的一端连接中间节点VX，另一端连接于第二存储电容与第四开关的中间节点，第三开关的一端连接第五开关和第二开关的中间节点，另一端连接于第一存储电容与第一开关的中间节点。

【技术特征摘要】
1.一种带隙基准电压产生电路，其特征在于，其包括第一电阻、第二电阻、第三电阻、第一双极型晶体管、第二双极型晶体管、运算放大器、第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第一存储电容和第二存储电容，第一电阻的一端与所述运算放大器的输出端相连，另一端连接第一双极型晶体管的发射极，第一双极型晶体管的集电极和基极相连后接地；第二电阻的一端与所述运算放大器的输出端相连，另一端与第三电阻的一端相连，第三电阻的另一端连接第二双极型晶体管的发射极，第二双极型晶体管的集电极和基极相连后接地，第一存储电容和第一开关依次连接于所述运算放大器的第一输入端和第二输入端之间，第一电阻和第一双极型晶体管的发射极的中间节点VX依次经过第五开关和第二开关连接至运算放大器的第一输入端，第二存储电容和第四开关依次连接于第五开关和第二开关的中间节点和运算放大器的第二输入端之间，第二电阻和第三电阻的中间节点VY连接至所述运算放大器的第二输入端，第六开关的一端连接中间节点VX，另一端连接于第二存储电容与第四开关的中间节点，第三开关的一端连...

【专利技术属性】
技术研发人员：罗鹏，王才宝，王钊，
申请(专利权)人：无锡中星微电子有限公司，
类型：发明
国别省市：江苏;32