一种沟槽功率MOSFET器件及其制作方法和静电保护结构技术

本发明专利技术公开了一种沟槽功率MOSFET器件的静电保护结构，所述沟槽功率MOSFET器件的有源区外围的栅极引出端设置区域中，其中一部分区域设置了栅极引出端，另一部分区域设置了若干个静电保护引出端，该静电保护引出端包括至少一对PN结，PN结两端分别与沟槽功率MOSFET器件的源极和栅极连接。另外本发明专利技术还公开了带上述静电保护结构的功率MOSFET器件以及制作方法，该静电保护结构无需在沟槽功率MOSFET器件上额外规划出ESD区域，节省了沟槽功率MOSFET器件的面积，降低了成本，制作方法流程简单，节省光刻次数，降低成本，ESD能力可灵活调节。

【技术实现步骤摘要】
一种沟槽功率MOSFET器件及其制作方法和静电保护结构
本专利技术涉及一种带静电保护结构的沟槽功率MOSFET器件同时还涉及该器件的制作方法以及该器件上的静电保护结构。
技术介绍
功率MOSFET器件的使用和发展已经有多年的历史，可以说在现代电子产业中的应用极其广泛，为了使器件能适应各种复杂的应用环境，人们对器件的性能有了更高的要求，其中抗静电能力是很重要的一项。功率MOSFET器件的ESD损坏经常出现在栅极与源极之间，因为该两极之间的栅氧化层很薄，一般在10nm～200nm的范围内。于是在很长的时间内，在保证器件功能的前提下提高此两极之间的抗静电能力一直是器件开发者努力的方向。现今流行的做法是在原有工艺流程的基础上制作若干组背靠背的PN结结构(此处背靠背的PN结至少为一对)，然后将其并联于功率MOSFET器件的栅极和源极之间。然目前的静电保护结构是在芯片专门规划出某各区域来，通过场氧、淀积并刻蚀多晶硅、离子注入等一系列步骤形成ESD的PN结。规划出的区域一般是位于芯片的栅极区，而栅极区同时还要作为芯片的接线引脚。这种静电保护结构会增大芯片的面积，同时还增加成本。另外这种静电保护结构的制作方法复杂，且需要至少六次光刻，一般流程如下：第一步：生长场氧化层/光刻/刻蚀(光刻版使用1次)，使其形成ESD区域；第二步：沟槽光刻/刻蚀/栅氧化层生长(光刻版使用2次)，这一层为常规流程；第三步：栅极多晶硅的淀积/刻蚀，此步为常规流程，用于填充沟槽，形成有源区的栅极多晶硅。第四步：ESD多晶硅淀积/注入/光刻/刻蚀(光刻版使用3次)，目的是制作出用于形成PN结的多晶硅区域；该多晶硅的淀积厚度与栅极多晶硅的厚度不同，无法共同淀积和刻蚀，因此，栅极多晶硅一般采用化学或者等离子刻蚀，无需光刻版掩盖，而ESD多晶硅得采用光刻版掩盖。第五步：ESD多晶硅选择性注入(形成ESDPN结)(光刻版使用4次)，此步通常和常规流程源极区的注入共用光刻版，同时形成。第六步：接触孔光刻/刻蚀(光刻版使用5次)，这一层为常规流程。第七步：金属层光刻/刻蚀(光刻版使用6次)，这一层为常规流程。当然，有些高压器件还需要钝化层保护，光刻版数就为7次。可见这种做法为实现ESD结构，在常规MOSFET的基础上增加了两次的光刻，成本增加较多。
技术实现思路
本专利技术所要解决的技术问题是：提供一种沟槽功率MOSFET器件的静电保护结构，该静电保护结构无需在沟槽功率MOSFET器件上额外规划出ESD区域，节省了沟槽功率MOSFET器件的面积，降低了成本。另外专利技术所要解决的另一技术问题是：提供一种沟槽功率MOSFET器件，该功率MOSFET器件无需额外规划出ESD区域，节省了沟槽功率MOSFET器件的面积，降低了成本。另外本专利技术所要解决的第三个技术问题是：提供一种沟槽功率MOSFET器件制作方法，该制作方法在常规工艺的基础上减少两次光刻形成静电保护结构，简化了工艺流程，降低了制作成本。为解决上述第一个技术问题，本专利技术的技术方案是：一种沟槽功率MOSFET器件的静电保护结构，所述沟槽功率MOSFET器件的有源区外围的栅极引出端设置区域中，其中一部分区域设置了栅极引出端，另一部分区域设置了若干个静电保护引出端，该静电保护引出端包括至少一对PN结，PN结两端分别与沟槽功率MOSFET器件的源极和栅极连接。所述静电保护引出端与单胞沟槽内的栅极多晶硅之间不接触。作为一种优选的方案，静电保护引出端包括靠近有源区的第一区域和靠近终端区的第二区域，第一区域和第二区域之间为所述PN结，第一区域上设置有源极接触孔，第二区域上设置有栅极接触孔，沟槽功率MOSFET器件的源极金属板设置有伸入源极接触孔内与第一区域连接的源极引脚，沟槽功率MOSFET器件的栅极连接板设置有伸入栅极接触孔内与第二区域连接的栅极引脚。作为一种优选的方案，静电保护引出端与栅极引出端相互间隔设置。另外本专利技术还公开了一种沟槽功率MOSFET器件，该沟槽功率MOSFET器件具有上述的静电保护结构。另外本专利技术还公开了一种沟槽功率MOSFET器件的制作方法，包括以下步骤：A、提供具有两个相对表面的第一导电类型半导体基板，该第一导电类型半导体基板包括重掺杂的第一导电类型衬底和轻掺杂的第一导电类型外延层；定义第一导电类型外延层上表面为第一表面；定义第一导电类型衬底下表面为第二表面；B、从第一表面选择性光刻和刻蚀第一导电类型半导体基板，使其形成有源区的沟槽、终端区的沟槽、栅极引出槽和静电保护引出槽；C、在第一表面上形成绝缘栅氧化层，有源区的沟槽、终端区的沟槽、栅极引出槽和静电保护引出槽的内壁覆盖有所述绝缘栅氧化层；D、淀积并刻蚀多晶硅，使有源区的沟槽、终端区的沟槽、栅极引出槽和静电保护引出槽内填满多晶硅；E、注入第二导电类型杂质并推阱，在有源区、终端区形成第二导电类型深阱区；在静电保护引出槽内的多晶硅上形成第二导电类型区域；F、选择性注入第一导电类型杂质，在有源区、部分终端区形成第一导电类型注入区；在静电保护引出槽内的多晶硅上的第二导电类型区域形成第一导电类型区域，该第一导电类型区域从静电保护引出槽内的多晶硅的上表面延伸至绝缘栅氧化层，该第一导电类型区域和第二导电类型区域构成了PN结；G、在经步骤F后的半成品上表面形成绝缘介质层；H、光刻蚀出栅极引出端处的栅极引出孔、静电保护引出端两端的源极接触孔和栅极接触孔、以及有源区和终端区的接触孔；I、淀积金属层并刻蚀形成源极金属层、栅极连接板和终端区金属层，源极金属层设置有伸入源极接触孔的引脚，栅极连接板设置有伸入栅极接触孔的引脚；J、在第二表面上进行淀积漏极金属层作为所述半导体器件的漏极。其中，静电保护引出端和栅极引出端的数目相等且间隔设置。其中，所述栅极引出槽和单胞沟槽相联通；静电保护引出槽和单胞沟槽不联通。其中，所述沟槽功率MOSFET器件的上表面还淀积并光刻钝化层。采用了上述技术方案后，本专利技术的效果是：该静电保护结构设置在部分栅极引出端的设置区域上，无需额外规划出ESD区域，减小了器件的面积，从而可降低成本；同时带有这种静电保护结构的沟槽功率MOSFET器件的制作方法中，减少了两次光刻，简化了工艺流程，降低了成本。附图说明下面结合附图和实施例对本专利技术进一步说明。图1是本专利技术实施例的结构俯视图；图2是本专利技术实施例中静电保护引出端的结构俯视图；图3是专利技术实施例中未带有静电保护结构的栅极引出端的结构俯视图；图4是图2在A-A处的结构剖视图；图5是经过步骤A后的栅极引出端的结构剖视图；图6是经过步骤B后的栅极引出端的结构剖视图；图7是经过步骤C后的栅极引出端的结构剖视图；图8是经过步骤D后的栅极引出端的结构剖视图；图9是经过步骤E后的栅极引出端的结构剖视图；图10是经过步骤F后的栅极引出端的结构剖视图；图11是经过步骤G后的栅极引出端的结构剖视图；图12是经过步骤H后的栅极引出端的结构剖视图；附图中：1.终端区；2.有源区；21.单胞沟槽；22.静电保护引出端；221.第一区域；222.第二区域；223.PN结；224.栅极接触孔；225.源极接触孔；23.栅极连接板；24.栅极引出端；3.栅极打线区域；4.源极金属层；5.第一导电类型衬底；6.第一导电类型外延层；7.绝缘栅氧本文档来自技高网...

【技术保护点】
一种沟槽功率MOSFET器件的静电保护结构，其特征在于：所述沟槽功率MOSFET器件的有源区外围的栅极引出端设置区域中，其中一部分区域设置了栅极引出端，另一部分区域设置了若干个静电保护引出端，该静电保护引出端包括至少一对PN结，PN结两端分别与沟槽功率MOSFET器件的源极和栅极连接。

【技术特征摘要】
1.一种沟槽功率MOSFET器件的静电保护结构，其特征在于：所述沟槽功率MOSFET器件的有源区外围的栅极引出端设置区域中，其中一部分区域设置了栅极引出端，另一部分区域设置了若干个静电保护引出端，该静电保护引出端包括至少一对PN结，PN结两端分别与沟槽功率MOSFET器件的源极和栅极连接，所述静电保护引出端包括靠近有源区的第一区域和靠近终端区的第二区域，第一区域和第二区域之间为所述PN结，第一区域上设置有源极接触孔，第二区域上设置有栅极接触孔，沟槽功率MOSFET器件的源极金属板设置有伸入源极接触孔内与第一区域连接的源极引脚，沟槽功率MOSFET器件的栅极连接板设置有伸入栅极接触孔内与第二区域连接的栅极引脚。2.如权利要求1所述的一种沟槽功率MOSFET器件的静电保护结构，其特征在于：静电保护引出端与栅极引出端相互间隔设置。3.一种沟槽功率MOSFET器件，其特征在于：该沟槽功率MOSFET器件具有权利要求1或2中的静电保护结构。4.如权利要求3所述的一种沟槽功率MOSFET器件，其特征在于：所述静电保护引出端与单胞沟槽内的栅极多晶硅之间不接触。5.一种沟槽功率MOSFET器件的制作方法，包括以下步骤：A、提供具有两个相对表面的第一导电类型半导体基板，该第一导电类型半导体基板包括重掺杂的第一导电类型衬底和轻掺杂的第一导电类型外延层；定义第一导电类型外延层上表面为第一表面；定义第一导电类型衬底下表面为第二表面；B、从第一表面选择性光刻和刻蚀第一导电类型半导体基板，使其形成有源区的沟槽、终端区的沟槽、栅极引出槽和静电保护引出槽...

【专利技术属性】
技术研发人员：丁磊，殷允超，
申请(专利权)人：张家港凯思半导体有限公司，
类型：发明
国别省市：江苏;32