一种快闪存储器及快闪存储器的制作方法，其中快闪存储器的制作方法，包括：提供半导体衬底，所述半导体衬底表面形成有隧穿介质层、浮栅导电层以及掩膜层；图形化所述掩膜层，以图形化的掩膜层为掩膜，刻蚀浮栅导电层、隧穿介质层和部分厚度的半导体衬底，形成浅沟槽；形成填充满所述浅沟槽的隔离层；去除掩膜层；在浮栅导电层表面形成位于隔离层侧壁的导电侧墙；去除部分厚度的隔离层暴露出导电侧墙的侧壁；形成栅间介质层，所述栅间介质层覆盖隔离层、导电侧墙以及浮栅导电层；在所述栅间介质层表面形成控制栅导电层。本发明专利技术提高了快闪存储器耦合率，制作的快闪存储器具有低工作电压以及低功耗的优异性能。
【技术实现步骤摘要】
本专利技术涉及半导体制作领域技术，特别涉及。
技术介绍
随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。其中，快闪存储器根据阵列结构的不同，主要分与非门快闪存储器和或非门快闪存储器，由于与非门快闪存储器比或非门快闪存储器的集成度高，所以与非门快闪存储器具有更广的应用范围。 典型的与非门快闪存储器以掺杂的多晶硅作为浮动栅极(floating gate)和控制栅极(control gate);其中，控制栅极形成于浮动栅极上，且通过栅间介质层相隔；浮动栅形成于衬底上，通过一层隧穿介质层(tunnel oxide)相隔。当对快闪存储器进行信息的写入操作时，通过在控制栅极与源区/漏区施加偏压，使电子注入浮动栅极中；在读取快闪存储器信息时，在控制栅极施加一工作电压，此时浮动栅极的带电状态会影响其下方沟道(channel)的开/关，而此沟道的开/关即为判断信息值O或I的依据；当快闪存储器在擦除信息时，将衬底、源区、漏区或控制栅极的相对电位提高，并利用隧穿效应使电子由浮动栅极穿过隧穿介质层而进入衬底、源区或漏区中，或是穿过栅间介质层而进入控制栅极中。 快闪存储器的工作电压、读取及擦除的速率与浮动栅极和控制栅极间的耦合率(coupling rat1)有关。稱合率是指施加于控制栅极上的电压稱合至浮动栅极的参数。对于快闪存储器储器而言，耦合率越大，操作快闪存储器所需要的工作电压越低，读取以及擦除的速率越高，且快闪存储器的功耗越低。 因此研究具有高耦合率的快闪存储器是当前亟需解决的问题。
技术实现思路
本专利技术解决的问题是提供一种优化的，提高快闪存储器的耦合率，减小快闪存储器的工作电压和功耗。 为解决上述问题，本专利技术提供一种快闪存储器的制造方法，包括:提供半导体衬底，所述半导体衬底表面形成有隧穿介质层、位于隧穿介质层表面的浮栅导电层以及位于浮栅导电层表面的掩膜层；图形化所述掩膜层，以图形化的掩膜层为掩膜，依次刻蚀浮栅导电层、隧穿介质层和部分厚度的半导体衬底，形成浅沟槽；形成填充满所述浅沟槽的隔离层，所述隔离层顶部与掩膜层表面齐平；去除掩膜层；在浮栅导电层表面形成导电侧墙且所述导电侧墙位于隔离层侧壁；去除部分厚度的隔离层暴露出导电侧墙的侧壁；形成栅间介质层，所述栅间介质层覆盖隔离层、导电侧墙以及浮栅导电层表面；在所述栅间介质层表面形成控制栅导电层。 可选的，所述导电侧墙的材料为多晶硅。 可选的，所述导电侧墙的形成过程为:采用化学气相沉积工艺形成覆盖隔离层和浮栅导电层表面的导电侧墙层，回刻蚀去除位于浮栅导电层表面以及隔离层表面的导电侧墙层，形成位于隔离层侧壁的导电侧墙。 可选的，所述回刻蚀工艺为干法刻蚀。 可选的，所述干法刻蚀的具体工艺参数为:刻蚀气体为CF4、CHF3> CH2F2, CH3F, C4F8或C5F8中的一种或几种,刻蚀气体流量为10sccm至500sccm,腔室压强为O毫托至10毫托，电源功率为200瓦至1000瓦，偏置电压为O伏至100伏。 可选的，去除部分厚度的隔离层，使得隔离层顶部与浮栅导电层上表面齐平或低于浮栅导电层上表面。 可选的，去除部分厚度的隔离层后，隔离层顶部高于隧穿介质层上表面或与隧穿介质层上表面齐平。 可选的，去除部分厚度的隔离层的工艺为湿法刻蚀。 可选的，所述湿法刻蚀的刻蚀液体为稀释的氢氟酸。 可选的，所述隧穿介质层的材料为氧化硅。 可选的，所述栅间介质层为氧化物层、氮化物层和氧化物层的叠加结构。 可选的，所述隔离层的材料为氧化硅。 可选的，所述浮栅导电层或控制栅导电层的材料为多晶硅。 本专利技术还提供一种快闪存储器，所述快闪存储器包括:半导体衬底；位于半导体衬底内且高于半导体衬底表面的浅沟槽隔离结构；位于半导体衬底表面的隧穿介质层，且所述隧穿介质层位于相邻浅沟槽隔离结构之间；位于隧穿介质层表面的浮栅导电层；位于浮栅导电层表面的导电侧墙，且所述导电侧墙的垂直侧壁与浮栅导电层的侧壁齐平；位于浅沟槽隔离结构、导电侧墙和浮栅导电层表面的栅间介质层；位于栅间介质层表面的控制栅导电层。 可选的，所述浅沟槽隔离结构顶部与浮栅导电层上表面齐平或低于浮栅导电层上表面。 可选的，所述浅沟槽隔离结构顶部高于隧穿介质层上表面或与隧穿介质层上表面齐平。 可选的，所述导电侧墙的材料为多晶硅。 可选的，所述浮栅导电层或控制栅导电层的材料为多晶硅。 可选的，所述栅间介质层为氧化物层、氮化物层和氧化物层的叠加结构。 可选的，所述隧穿介质层的材料为氧化硅。 与现有技术相比，本专利技术技术方案具有以下优点: 本专利技术提供一种快闪存储器的制造方法，其中，在浮栅导电层表面形成导电侧墙，所述导电侧墙位于隔离层侧壁，去除部分厚度的隔离层暴露出导电侧墙的侧壁，形成覆盖隔离层、导电侧墙以及浮栅导电层表面的栅间介质层，形成位于栅间介质层表面的控制栅导电层。本专利技术实施例中导电侧墙和浮栅导电层构成浮栅，浮栅与控制栅导电层的重叠面积包括导电侧墙的上表面；去除部分厚度的隔离层后，导电侧墙被暴露出的垂直侧壁面积也为浮栅和控制栅导电层的重叠面积。 与现有技术相比，本专利技术提供的快闪存储器的制造方法，浮栅和控制栅导电层的重叠面积明显增加，因此快闪存储器的浮栅与控制栅导电层间的电容得到提高，从而提高快闪存储器的耦合率，进而降低快闪存储器的工作电压和功耗，提高读取信息和擦出信息的速度。 进一步，本专利技术实施例中，去除部分厚度的隔离层后，所述隔离层顶部与浮栅导电层上表面齐平或低于浮栅导电层上表面。因此，去除部分厚度的隔离层后，浮栅导电层的侧壁面积也被部分或全部暴露出，浮栅导电层侧壁面积也为浮栅和控制栅导电层重叠面积，进一步增加了浮栅和控制栅导电层的重叠面积，进一步增大浮栅与控制栅导电层间的电容，快闪存储器的耦合率进一步得到提高，从而降低工作电压以及功耗，快闪存储器的性能得到进一步提闻。 同时，去除部分厚度的隔离层，隔离层的顶部与隧穿介质层上表面齐平或高于隧穿介质层上表面，去除隔离层的厚度在一个区间内，相较于去除固定厚度隔离层的工艺，本专利技术实施例降低了去除部分厚度隔离层的工艺难度。 本专利技术还提供一种快闪存储器，其中，快闪存储器的结构性能优越，采用了在浮栅导电层表面形成导电侧墙的结构，则浮栅由浮栅导电层和导电侧墙共同组成，浮栅和控制栅导电层间重叠面积包括导电侧墙上表面和浮栅导电层上表面，浮栅和控制栅导电层的重叠面积变大，因此浮栅和控制栅导电层间的电容变大，形成的快闪存储器的耦合率大，其工作电压以及功耗低。 进一步的，本专利技术实施例中，浅沟槽隔离结构与浮栅导电层的位置关系有两种情况:所述浅沟槽隔离结构与浮栅导电层上表面顶部齐平，所述浅沟槽隔离结构顶部低于浮栅导电层上表面。因此，浮栅和控制栅导电层的重叠面积除包括导电侧墙上表面和浮栅导电层上表面外，还包括了其他面积。 具体的，所述浅沟槽隔离结构顶部与浮栅导电层上表面齐平时，浮栅与控制栅导电层间重叠面积还包括导电本文档来自技高网...
【技术保护点】
一种快闪存储器的制作方法，其特征在于，包括：提供半导体衬底，所述半导体衬底表面形成有隧穿介质层、位于隧穿介质层表面的浮栅导电层以及位于浮栅导电层表面的掩膜层；图形化所述掩膜层，以图形化的掩膜层为掩膜，依次刻蚀浮栅导电层、隧穿介质层和部分厚度的半导体衬底，形成浅沟槽；形成填充满所述浅沟槽的隔离层，所述隔离层顶部与掩膜层表面齐平；去除掩膜层；在浮栅导电层表面形成导电侧墙且所述导电侧墙位于隔离层侧壁；去除部分厚度的隔离层暴露出导电侧墙的侧壁；形成栅间介质层，所述栅间介质层覆盖隔离层、导电侧墙以及浮栅导电层表面；在所述栅间介质层表面形成控制栅导电层。
【技术特征摘要】
1.一种快闪存储器的制造方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底表面形成有隧穿介质层、位于隧穿介质层表面的浮栅导电层以及位于浮栅导电层表面的掩膜层； 图形化所述掩膜层，以图形化的掩膜层为掩膜，依次刻蚀浮栅导电层、隧穿介质层和部分厚度的半导体衬底，形成浅沟槽； 形成填充满所述浅沟槽的隔离层，所述隔离层顶部与掩膜层表面齐平； 去除掩膜层； 在浮栅导电层表面形成导电侧墙且所述导电侧墙位于隔离层侧壁； 去除部分厚度的隔离层暴露出导电侧墙的侧壁； 形成栅间介质层，所述栅间介质层覆盖隔离层、导电侧墙以及浮栅导电层表面； 在所述栅间介质层表面形成控制栅导电层。2.根据权利要求1所述的快闪存储器的制造方法，其特征在于，所述导电侧墙的材料为多晶娃。3.根据权利要求1所述的快闪存储器的制造方法，其特征在于，所述导电侧墙的形成过程为:采用化学气相沉积工艺形成覆盖隔离层和浮栅导电层表面的导电侧墙层，回刻蚀去除位于浮栅导电层表面以及隔离层表面的导电侧墙层，形成位于隔离层侧壁的导电侧j-jfeI回O4.根据权利要求3所述的快闪存储器的制造方法，其特征在于，所述回刻蚀工艺为干法刻蚀。5.根据权利要求4所述的快闪存储器的制造方法，其特征在于，所述干法刻蚀的具体工艺参数为:刻蚀气体为CF4、CHF3> CH2F2, CH3F, C4F8或C5F8中的一种或几种，刻蚀气体流量为10sccm至500sccm,腔室压强为O毫托至10毫托，电源功率为200瓦至1000瓦,偏置电压为O伏至100伏。6.根据权利要求1所述的快闪存储器的制造方法，其特征在于，去除部分厚度的隔离层，使得隔离层顶部与浮栅导电层上表面齐平或低于浮栅导电层上表面。7.根据权利要求6所述的快闪存储器的制造方法，其特征在于，去除部分厚度的隔离层后，隔离层顶部高于隧穿介质层上表面或与隧穿介质层上表面齐平。8.根...
【专利技术属性】
技术研发人员：刘欣，宋化龙，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31
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