高输出功率数模转换系统技术方案

本发明专利技术公开了一种数模转换器(DAC)设计，其是适合于例如在射频应用中提供高输出功率的高速DAC。DAC设计采用了例如具有8个并行DAC和集成电流输出的并行DAC结构，以提供高和可编程的电流输出(在某些实施方式中，高达512毫安或更多)。并行DAC结构减轻了在试图使用单个DAC输出高量电流中存在的设计问题。该DAC设计进一步采用了混合结构，其集成信号链用于更可靠的系统。在一些实施例中，该混合结构采用了电流源和开关的CMOS处理以及GaAs共源共栅级，用于组合输出以最佳利用两种技术的优点。结果是高效率的DAC(可编程的峰值输出功率高达29dBm或更多)。

【技术实现步骤摘要】
高输出功率数模转换系统 优先权的数据 本申请是于2013年8月19日提交的、标题为HIGHOUTPUTPOWER DIGITAL-TO-ANALOGCONVERTERSYSTEM 的美国临时申请 61/867, 233 的非临时申请（代 理人案卷号ACQ165-1-US)。该引用的临时申请通过引用并入本文。 本公开的
本专利技术总体上涉及提供数字-模拟转换器，并且更具体地涉及提供包括多个平行 的数字-模拟转换器的高输出功率的数字-模拟转换器。
技术介绍
数模转换器在电子设备中是无处不在的，其中数字信号转换成模拟信号，例如，用 于输出或传输。数模转换器被用于多种应用，包括音频输出系统和射频发射器。对DAC有 无数种设计，以及这些设计可以根据应用和性能要求而有所不同。
技术实现思路
本专利技术公开了一种数模转换器（DAC)设计，其是适合于例如在射频应用中提供高 输出功率的高速DAC。DAC设计采用了例如具有8个并行DAC和集成电流输出的并行DAC结 构，以提供高和可编程的电流输出（在某些实施方式中，高达512毫安或更多）。并行DAC 结构减轻了在试图使用单个DAC输出高量电流中存在的设计问题。该DAC设计进一步采用 了混合结构，其集成信号链用于更可靠的系统。在一些实施例中，该混合结构采用了电流源 和开关的CMOS处理以及GaAs共源共栅级，用于组合输出以最佳利用两种技术的优点。结 果是高效率的DAC(可编程的峰值输出功率高达29dBm或更多）。 【附图说明】 图1是示出根据本专利技术的一些实施例的数字-模拟转换器的简化电路图； 图2是示出根据本专利技术的一些实施例的数字-模拟转换器的简化电路图； 图3示出根据本专利技术的一些实施例的数字-模拟转换器的示例性布局； 图4示出根据本专利技术的一些实施例，用于在四个双数字-模拟转换器内核中接收 并处理输入单词的四个阵列单元； 图5示出根据本专利技术的一些实施例的高输出功率DAC系统的示意系统图；以及 图6示出根据本专利技术的一些实施例的另一个高输出功率的DAC系统的示例性系统 图。 【具体实施方式】 发射器是通过线路或通过空中发送信号以允许远程设备相互通信的电子电路。发 送器被用在许多电子设备中，诸如基站、广播基础设施设备、移动设备、无线电设备、以及被 配置为发送信号至另一电子设备的任何实际上任何电子设备。典型地，数字系统生成要传 达的数字信息，以及发射器被提供在数字系统和在其上传送信息的介质之间。发射机将来 自数字系统的数字信息（例如，在数字信号中）转换成适合于在介质上传输的模拟信号。例 如，射频发射器可将基带上的数字信号转换成适合于在射频域传输的模拟信号。在一些情 况下，发射器与作为收发器的一部分的接收器相结合。 通常，射频（RF)发射器可以包括用于携带数据的数字信号源，用于将数字信号源 转换为模拟信号的数字-模拟转换器（DAC)，和用于在通过空中或电缆发送信号之前放大 模拟信号的功率放大器。随着移动设备变得无处不在，提供非常有效的射频发射机和基站 的需要也上升了。提高射频（RF)发射器的效率是在RF设计的主要目标之一。 在一些RF设计中，DAC的输出功率对于确保DAC以及功率放大器的高效率是重要 的。DAC和功率放大器的更高效率可以提高性能并降低成本。功率等于电压和电流的乘积， 以及增加DAC的电压和电流不是简单的任务。在提供高功率输出的DAC的硬件中存在着挑 战。更多的挑战存在于确保具有高输出功率的DAC是可靠的并能产生高质量的模拟输出 (具有较少噪声）。当DAC用于数字预失真（DPD)系统中尤其如此，当DAC具有较少的随机 误差时它通常执行得更好。 在射频系统中使用的常规发射器DAC患有漏极效率问题（通常小于1%)。此外， 一些发射器DAC通常具有20mA至30mA的低输出电流（以及具有相对较低的功率）。随 着发射系统持续要求更高的容量和带宽，对于具有功率高效的高功率发射机DAC的需求上 升。为此，并不是依赖于使用单个DAC提供高电流输出（其可以是不可靠的），本专利技术公开 了一种包括多个平行DAC核心的DAC。这些DAC内核可以集成产生高量的输出电流并提供 各种设计优势。 在一些实施例中，本专利技术涉及到包括四个、六个或八个（或甚至更多）并行DAC核 心的DAC系统。根据本公开的一个方面，相同的输入字可被提供作为并行DAC核心的数字 输入信号，以及DAC核心的输出可以被组合以提供聚合的模拟输出。根据另一个方面，所述 DAC的输出被放大并在共源共栅级中组合在一起。共源共栅级可包括直接连接到八个并行 DAC核心的八个个（或更多）的平行共源共栅。共源共栅级可包括功率组合网络以在共源 共栅的输出组合输出功率。本公开进一步描述了设计的特点，其解决了在包含并行DAC的 布局中出现的热稳定性和定时偏斜的问题。 该架构提供了一种结合了两种不同的处理技术的混合且集成的结构，一种技术用 于并行DAC结构以产生高电流输出，而另一种技术用于将共源共栅级以产生高电压输出。 具体而言，DAC通过在多芯片模块（MCM)上结合互补金属氧化物半导体（CMOS)处理和高击 穿电压化合物半导体（例如，砷化镓（GaAs))而在转换器设计中集成功率电子。 概括地说，并行DAC核心可以使用如下中的任何一个或多个构建：互补金属氧化 物半导体（CMOS)技术、双极互补金属氧化物半导体（BiCMOS)、硅绝缘体上（SOI)或任何其 它合适的材料。共源共栅级可以采用如下的任何一个或多个构建：砷化镓（GaAs)共源共栅 和/或氮化镓（GaN)共源共栅，或使用任何其他合适的材料制成的共源共栅。 在细线CMOS处理中产生并切换电流是功率高效且快速的，但晶体管上的电压摆 动是有限的。亚微米CMOS处理的另一个优点是可集成在合理的功率/面积需求的数字信 号处理量。GaAs共源共栅级的高击穿电压可实现高输出摆动，并同时限制在CMOSDAC上的 电压。因此，所得到的DAC合并CMOS中的电流导引DAC核心以及GaAs中的共源共栅输出 驱动级以最佳地利用这两种技术的优点。在DAC中将信号生成功能和功率放大功能集成在 一起允许设计者设计使用DAC的更大功率并从而提高性能。 其结果是具有高输出功率和高漏极效率的DAC系统。在一些应用中（例如，取决 于输出功率的要求），DAC系统的高输出功率可不需要具有RF发射器中的功率放大器，或减 轻在该RF发射器中具有极高增益的功率放大器的需要，从而大大简化了射频发射机的整 体设计。此外，DAC级和共源共栅级的组合系统提供的信号链的更加无缝的集成，这增加了 诸如稳定性、更小的尺寸、更低的成本、更高的性能以及更高的功率效率的优势。 集成RF发射器的发射路径的信号生成和功率部分是朝着沿信号链实现高层次集 成的重要步骤。为了在射频（RF)DAC中高效地产生高输出功率存在许多挑战以及技术困 难。本公开的实施方案旨在实现高输出功率和高漏极效率并同时克服这些困难。 平行DAC结构 图1是示出根据本专利技术的一些实施例的数字-模拟转换器（系统）的简化电路图。 该DAC系统100包括八个并行DAC核心102a-h。每个DAC核本文档来自技高网...

【技术保护点】
一种数字‑模拟转换器(DAC)，该DAC包括：M个并行DAC核心，其中：M是大于或等于4的整数；每个DAC核心将数字输入信号转换为模拟输出信号；和相同的输入数字字被提供作为所述多个并行DAC核心的数字输入信号；以及共源共栅级，直接连接到所述M个并行DAC核心的输出，用于组合M个并行DAC核心的输出，以提供总的模拟输出。

【技术特征摘要】
2013.08.19 US 61/867,233;2014.03.21 US 14/222,2231. 一种数字-模拟转换器（DAC)，该DAC包括： M个并行DAC核心，其中： M是大于或等于4的整数； 每个DAC核心将数字输入信号转换为模拟输出信号；和 相同的输入数字字被提供作为所述多个并行DAC核心的数字输入信号；以及 共源共栅级，直接连接到所述M个并行DAC核心的输出，用于组合M个并行DAC核心的 输出，以提供总的模拟输出。2. 根据权利要求1所述的DAC，其中，M大于或等于8。3. 根据权利要求1所述的DAC，其中： M个并行DAC核心是使用下列的任何一种或多种构建：互补金属氧化物半导体（CMOS) 技术、双极互补金属氧化物半导体（BiCMOS)以及硅-绝缘体（SOI);以及 共源共栅级包括砷化镓（GaAs)共源共栅和/或氮化镓（GaN)共源共栅。4. 根据权利要求1所述的DAC，其中： 共源共栅级包括M共源共栅，每个直接通过迹线网络连接到对应的并行DAC核心。5. 根据权利要求1所述的DAC，其中： M个并行DAC核心包括M个差分输出对或2M个差分输出； M个共源共栅包括M个差分输入对或2M个差分输入；以及 并行DAC核心的M个差分输出对或2M个差分输出通过迹线网络分别直接连接到共源 共栅的M个差分输入对或2M个差分输出。6. 根据权利要求2所述的DAC，其中： 在8位并行DAC核心分为对2并行DAC转换成4个双功能的DAC在DAC的硬件布局。7. 根据权利要求6所述的DAC，其中： 每个8位并行DAC包括⑴电流源阵列，以及⑵切换和切换驱动器的池；和 (1)电流源阵列和（2)切换和切换驱动器的池在DAC的硬件布局中被配置为4个双DAC 的外部区域。8. 根据权利要求6所述的DAC，其中： 每个双DAC包括DAC解码器和高速多路转换器；和 DAC解码器和高速多路转换器在各个双DAC的两个平行的DAC之间共享。9. 根据权利要求6所述的DAC，其中： 每两个相邻的双DAC硬件布局被翻转，以补偿定时偏移和/或梯度。10. 根据权利要求6所述的DAC，进一步包含： 具有N个单元阵列的每个双DAC的硬件布局，用于接收和处理以N位的特定顺序配置 的数字字的N位；和 N个单元阵列处理的N位的特定顺序交替用于常规顺序和颠倒顺序之间。11. 根据权利要求6所述的DAC，其中： 具有X+Y个单元的阵列的每个双DAC的硬件布局，用于接收和处理X个最低有效位和 Y个最1?有效位； X+Y单元的阵列包括布置在所述硬件布局的顶部部分、中间部分、以及底部部分； 用于接收和处理最低有效位的单元被分配在顶部和底部部分；以及 用于接收和处理数字输入字的最高有效位的单元被分配在中间部分。12. 根据权利要求...

【专利技术属性】
技术研发人员：B·谢佛，赵冰，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：美国;US