记忆体元件、记忆体阵列与其操作方法技术

本发明专利技术揭露一种记忆体元件、记忆体阵列与其操作方法。记忆体元件包含具有第一导电型的基板、具有第二导电型的第一掺杂区、具有第二导电型的第二掺杂区、第一浮置栅极、第二浮置栅极与字符栅极。第一与第二掺杂区位于基板中。第一浮置栅极位于基板上方，且电性耦接第一掺杂区。第二浮置栅极位于基板上方，且电性耦接第二掺杂区。字符栅极位于基板的上方与第一与第二掺杂区之间，其中字符栅极包含延伸至第一浮置栅极上方的第一部件与延伸至第二浮置栅极上方的第二部件。

【技术实现步骤摘要】

本专利技术是有关于一种记忆体元件（memorycell)，且特别是有关于具有浮置栅极 的记忆体元件。
技术介绍
-般而言，常见的快闪记忆体元件为分离栅极（splitgate)记忆体元件。请参照 图1A，图IA根据已知技术绘示一种分离栅极记忆体元件100的剖面示意图。如图IA所示， 分离栅极记忆体元件100包含字符栅极102、浮置栅极（floatinggate)104、源极106与漏 极108。 以操作而言，可在源极106上施加一第一偏压电压(例如：12V)，在漏极108上施加 一第二偏压电压(例如：2. 5V)，借此在源极106与漏极108之间的通道Lg中形成一水平高 电场，进而吸引通道Lg内的电子e-。由于源极106上的高电压会耦合至浮置栅极104,故 在浮置栅极104与通道Lg之间会形成一垂直高电场，以将前述的电子e-拉入浮置栅极104 中，以完成写入操作。 然而，由于制程误差的关系，前述分离栅极记忆体元件100的通道Lg可能会缩 小，造成分离栅极记忆体元件100在写入操作上会遇到多种写入干扰（programdisturb), 例如行贯穿干扰（Columnpunchthroughdisturb)、反向穿隧干扰（Reversetunneling disturb)以及列贯穿干扰（Rowpunchthroughdisturb)。 请参照图1B，图IB根据已知技术绘示一种分离栅极记忆体阵列120的示意图。以 列贯穿干扰为例，假设在分离栅极记忆体阵列120中，字符线WLm0、WLml分别电性耦接多个 前述记忆体元件100的字符栅极102。在此例中，假设欲对分离栅极记忆体元件140进行写 入操作时，此时在记忆体元件140对应的字符线WLml上施加选择电压（例如：1. 8V)，并在 分离栅极记忆体元件140对应的源极106施加前述的第一偏压电压(例如：Vs=12V)、在分离 栅极记忆体元件140的漏极108施加前述的第二偏压电压(例如：2. 5V)。若通道Lg的长度 因制程误差而减小，在源极106与漏极108的水平高电场可能会引入一漏极电流，进而产生 写入干扰。一般而言，为了减少此种列贯穿干扰的影响，前述的分离栅极记忆体元件100的 通道Lg的长度不能太小，因此造成分离栅极记忆体元件100整体的尺寸增加。 因此，如何使用小尺寸的记忆体元件并具有低写入干扰，实属当前重要研发课题 之一，亦成为当前相关领域亟需改进的目标。
技术实现思路
本专利技术的目的在于提供一种记忆体元件（memoryce11)、记忆体阵列（memory array)与其操作方法。 为解决上述问题，本专利技术的一方面提供一种记忆体元件。记忆体元件包含具有第 一导电型的基板、具有第二导电型的第一掺杂区、具有第二导电型的第二掺杂区、第一浮置 栅极、第二浮置栅极与字符栅极。第一与第二掺杂区位于基板中。第一浮置栅极位于基板 上方，且电性耦接第一掺杂区。第二浮置栅极位于基板上方，且电性耦接第二掺杂区。字符 栅极位于基板的上方与第一与第二掺杂区之间，其中字符栅极包含延伸至第一浮置栅极上 方的第一部件与延伸至第二浮置栅极上方的第二部件。 本专利技术的另一方面是在于提供一种记忆体元件的操作方法。其中记忆体元件包含 具有第一导电型的基板、具有第二导电型的第一掺杂区、具有第二导电型的第二掺杂区、第 一浮置栅极、第二浮置栅极与字符栅极。第一与第二掺杂区位于基板中。第一浮置栅极位于 基板上方，且电性耦接第一掺杂区。第二浮置栅极位于基板上方，且电性耦接第二掺杂区。 字符栅极位于基板的上方与第一与第二掺杂区之间，其中字符栅极包含延伸至第一浮置栅 极上方的第一部件与延伸至第二浮置栅极上方的第二部件。操作方法包含：在字符栅极上 施加抹除电压，并在第一与第二掺杂区上施加接地电压，借此重置记忆体元件；在字符栅极 上施加选择电压，借此选定记忆体元件；在第一与第二掺杂区的一者施加写入电压，并在第 一与第二掺杂区的另一者施加接地电压，借此对记忆体元件写入数据；以及在第一与第二 掺杂区的一者施加读取电压，并在第一与第二掺杂区的另一者施加该地电压，借此对记忆 体元件读取数据。 本专利技术的又一方面是在于提供一种记忆体阵列。记忆体阵列包含多条字符线与多 个分页。其中每一分页包含第一位线与第二位线与多个记忆体元件。每一记忆体元件包含 具有第一导电型的基板、具有第二导电型的第一掺杂区、具有第二导电型的第二掺杂区、第 一浮置栅极、第二浮置栅极与字符栅极。第一掺杂区位于基板中，并与第一位线电性耦接。 第二掺杂区位于基板中，并与第二位线电性耦接。第一浮置栅极位于基板上方，其中第一浮 置栅极电性耦接第一掺杂区。第二浮置栅极位于基板上方，其中第二浮置栅极电性耦接第 二掺杂区。字符栅极，位于基板的上方与第一与第二掺杂区之间，并与多条字符线的一对应 者电性耦接，其中字符栅极包含延伸至第一浮置栅极上方的第一部件与延伸至第二浮置栅 极上方的第二部件，与多条字符线的一对应者电性耦接。前述的多条字符线、第一位线与第 二位线形成于基板上。 综上所述，本专利技术的技术方案与现有技术相比具有明显的优点和有益效果。通过 上述技术方案，可达到相当的技术进步，并具有产业上的广泛利用价值，本专利技术所示的记忆 体元件、记忆体阵列与其操作方法具有元件尺寸小与低写入干扰的优点。 【附图说明】 为让本专利技术的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说 明如下： 图IA根据已知技术绘示一种分离栅极记忆体元件的剖面示意图； 图IB根据已知技术绘示一种分离栅极记忆体阵列的示意图； 图2A根据本专利技术的一实施例绘示一种记忆体元件的剖面示意图； 图2B分别绘示分离栅极记忆体元件与记忆体元件的俯视示意图； 图3A根据本专利技术另一实施例绘示一种记忆体元件的剖面示意图； 图3B根据本专利技术又一实施例绘示一种记忆体元件的剖面示意图； 图4根据本专利技术的一实施例绘示一种记忆体元件的操作方法的流程图； 图5是根据本专利技术的一实施例绘示记忆体元件中临界电压与第一恢复电压的关 系图；以及 图6根据本专利技术的一实施例绘示一种记忆体阵列的示意图。 【具体实施方式】 关于本文中所使用的约、大约或大致 一般通常是指数值的误差或范围约 百分之二十以内，较好地是约百分之十以内，而更佳地则是约百分之五以内。文中若无明确 说明，其所提及的数值皆视作为近似值，即如约、大约或大致所表示的误差或范围。 请参照图2A，图2A根据本专利技术的一实施例绘示一种记忆体元件200的剖面示意 图。如图2A所示，记忆体元件200包含基板220、第一掺杂区230、第二掺杂区232、第一浮 置栅极240、第二浮置栅极242与字符栅极250。基板220为第一导电型（例如：P型），而 第一掺杂区230与第二掺杂区232为第二导电型（例如：N型）。第一掺杂区230与第二掺 杂区232分别位于具有第一导电型的基板220中。第一浮置栅极240与第二浮置栅极242 位于基板220的上方，且第一浮置栅极240电性耦接第一掺杂区230,第二浮置栅极242电 性耦接第二掺杂区232。字符栅极250位于基板220的本文档来自技高网...

【技术保护点】
一种记忆体元件，其特征在于，包含：一具有第一导电型的基板；一具有第二导电型的第一掺杂区，位于该基板中；一具有第二导电型的第二掺杂区，位于该基板中；一第一浮置栅极，位于该基板上方，其中该第一浮置栅极电性耦接该第一掺杂区；一第二浮置栅极，位于该基板上方，其中该第二浮置栅极电性耦接该第二掺杂区；以及一字符栅极，位于该基板的上方与该第一与该第二掺杂区之间，其中该字符栅极包含延伸至该第一浮置栅极上方的一第一部件与延伸至该第二浮置栅极上方的一第二部件。

【技术特征摘要】
1. 一种记忆体元件，其特征在于，包含： 一具有第一导电型的基板； 一具有第二导电型的第一掺杂区，位于该基板中； 一具有第二导电型的第二掺杂区，位于该基板中； 一第一浮置栅极，位于该基板上方，其中该第一浮置栅极电性稱接该第一掺杂区； 一第二浮置栅极，位于该基板上方，其中该第二浮置栅极电性耦接该第二掺杂区；以及 一字符栅极，位于该基板的上方与该第一与该第二掺杂区之间，其中该字符栅极包含 延伸至该第一浮置栅极上方的一第一部件与延伸至该第二浮置栅极上方的一第二部件。2. 根据权利要求1所述的记忆体元件，其特征在于，该第一部件与该字符栅极大致形 成一第一凹槽，且该第二部件与该字符栅极大致形成一第二凹槽，且该第一浮置栅极具有 延伸至该第一凹槽的一第一尖端边缘，该第二浮置栅极具有延伸至该第二凹槽的一第二尖 端边缘。3. 根据权利要求1所述的记忆体元件，其特征在于，该第一部件的一侧壁与该第一浮 置栅极的一侧壁大致对齐，该第二部件的一侧壁与该第二浮置栅极的一侧壁大致对齐，其 中该记忆体元件还包含： 一第一抹除栅极，位于该第一掺杂区的上方； 一第二抹除栅极，位于该第二掺杂区的上方； 一第一控制栅极，位于该第一浮置栅极的上方与该第一抹除栅极与该第一部件的该侧 壁之间；以及 一第二控制栅极，位于该第二浮置栅极的上方与该第二抹除栅极与该第二部件的该侧 壁之间。4. 一种记忆体元件的操作方法，其特征在于，该记忆体元件包含一具有第一导电型的 基板、一具有第二导电型的第一掺杂区、一具有第二导电型的第二掺杂区、一第一浮置栅 极、一第二浮置栅极与一字符栅极，该第一与该第二掺杂区位于该基板中，该第一与该第二 浮置栅极位于该基板上方，该第一浮置栅极电性耦接该第一掺杂区，该第二浮置栅极电性 耦接该第二掺杂区，该字符栅极位于该基板的上方与该第一与该第二掺杂区之间，其中该 字符栅极包含延伸至该第一浮置栅极上方的一第一部件与延伸至该第二浮置栅极上方的 一第二部件，该操作方法包含： 在该字符栅极上施加一抹除电压，并在该第一与该第二掺杂区上施加一接地电压，借 此重置该记忆体元件； 在该字符栅极上施加一选择电压，借此选定该记忆体元件； 在该第一掺杂区与该第二掺杂区的一者施加一写入电压，并在该第一掺杂区与该第二 掺杂区的另一者施加该接地电压，借此对该记忆体元件写入数据；以及 在该第一掺杂区与该第二掺杂区的一者施加一读取电压，并在该第一与该第二掺杂区 的另一者施加该接地电压，借此对该记忆体元件读取数据。5. 根据权利要求4所述的记忆...

【专利技术属性】
技术研发人员：林崇荣，金雅琴，
申请(专利权)人：林崇荣，金雅琴，
类型：发明
国别省市：中国台湾;71