电平转换器制造技术

本发明专利技术涉及电平转换器。一种电平转换器，其包括高击穿电压第一和第二PMOS晶体管；高击穿电压第一和第二抑制NMOS晶体管，该高击穿电压第一和第二抑制NMOS晶体管具有分别被供应有第一和第二控制信号的栅极；低击穿电压第一和第二NMOS晶体管，该低击穿电压第一和第二NMOS晶体管具有分别被供应有第三和第四控制信号的栅极；以及时序控制单元，该时序控制单元生成与输入信号的反转信号相对应的第一控制信号和与第一控制信号不同的第三控制信号，并且生成与输入信号的非反转信号相对应的第二控制信号和与第二控制信号不同的第四控制信号。

【技术实现步骤摘要】
电平转换器
本专利技术涉及一种电平转换器并且，例如，涉及一种适合于高速操作的电平转换器。
技术介绍
在功率消耗的减少之后半导体器件的内部电压变得更低。因此，在半导体器件的内部电压和外部电压之间的电压差增加。即使当在输入电压和输出电压之间的电压差大时在没有退化可靠性的情况下用作半导体器件的内部和外部之间的接口的电平转换器被要求实现高速操作。作为现有技术，在“Wen-TaiWangetal.,"LevelShiftersforHigh-speed1-Vto3.3-VInterfacesina0.13-umCu-Interconnection/Low-kCMOSTechnology",IEEE,2001,pp307-310”中公开了能够实现高速操作的电平转换器。
技术实现思路
本专利技术人已经发现下述问题。在通过Wen-TaiWang等人公开的电平转换器中，存在超过被施加到在电平转换器中使用的低击穿电压MOS晶体管的耐受电压的电压的可能性。这引起低击穿电压MOS晶体管的故障和退化，这退化电平转换器的可靠性。从说明书和附图的描述中要解决的问题和本专利技术的新颖特征将会变得显而易见。根据一个实施例，电平转换器包括，高击穿电压第一和第二PMOS晶体管；高击穿电压第一和第二抑制NMOS晶体管，该高击穿电压第一和第二抑制NMOS晶体管具有分别被供应有第一和第二控制信号的栅极；低击穿电压第一和第二NMOS晶体管，该低击穿电压第一和第二NMOS晶体管具有分别被供应有第三和第四控制信号的栅极；以及时序控制单元，该时序控制单元生成与输入信号的反转信号相对应的第一控制信号和与第一控制信号不同的第三控制信号，并且生成与输入信号的非反转信号相对应的第二控制信号和与第二控制信号不同的第四控制信号。根据上述实施例，能够提供能够在没有退化可靠性的情况下实现高速操作的电平转换器。附图说明结合附图，从特定实施例的下面的描述中，以上和其它的方面、优点以及特征将会变得更加显而易见，其中图1是示出根据第一实施例的电平转换器的配置示例的图。图2是示出根据第一实施例的电平转换器的操作的时序图。图3是示出根据第一实施例的电平转换器的第一具体配置示例的图。图4是示出在图3中示出的电平转换器的第一修改示例的图。图5是示出在图3中示出的电平转换器的第二修改示例的图。图6是示出根据第一实施例的电平转换器的第二具体配置示例的图。图7是示出在图6中示出的电平转换器的第一修改示例的图。图8是示出根据第二实施例的电平转换器的配置示例的图。图9是示出根据第二实施例的电平转换器的第一具体配置示例的图。图10是示出根据第二实施例的电平转换器的第二具体配置示例的图。图11是示出根据现有技术的电平转换器的配置的图。图12是示出根据现有技术的电平转换器的操作的时序图。具体实施方式<专利技术人的研究>在描述根据本实施例的电平转换器之前，将会描述通过本专利技术人对现有技术进行的研究。图11是示出根据在“Wen-TaiWangetal.,"LevelShiftersforHigh-speed1-Vto3.3-VInterfacesina0.13-umCu-Interconnection/Low-kCMOSTechnology",IEEE,2001,pp307-310”中公开的现有技术的电平转换器的配置的图。在图11中示出的电平转换器包括高击穿电压PMOS晶体管P1和P2、高击穿电压抑制NMOS晶体管NA1和NA2、以及低击穿电压NMOS晶体管N1和N2。注意高击穿电压MOS晶体管是在源极、漏极以及栅极当中的两个端子之间的电压达到高压电源电压VDDQ之前没有失败的MOS晶体管。低击穿电压MOS晶体管是在源极、漏极以及栅极当中的两个端子之间的电压达到低压电源电压VDD之前没有失败的MOS晶体管。例如，与低击穿电压MOS晶体管相比较，高击穿电压MOS晶体管具有更厚的栅极绝缘膜。此外，抑制MOS晶体管也被称为原生的MOS晶体管或者0-VthMOS晶体管。注意，抑制MOS晶体管的阈值电压Vth大约是0V至-0.数个V。在图11中示出的电平转换器包括作为晶体管的低击穿电压NMOS晶体管N1和N2以接收低压输入信号INL和INR。因此，即使当电源电压VDD的电压电平低或者在电源电压VDD和VDDQ之间的电压差大时，高速电平转换操作是可能的。此外，在图11中示出的电平转换器包括在低击穿电压NMOS晶体管N1和N2和供应高压电源电压VDDQ的电源电压端子之间的高击穿电压抑制NMOS晶体管NA1和NA2。从而在结点INT1和INT2处的电压保持低，并且因此超过耐受电压的电压没有被施加到低击穿电压NMOS晶体管N1和N2。这减少低击穿电压NMOS晶体管N1和N2的退化。然而，专利技术人已经发现存在超过耐受电压的电压被施加到图11中示出的电平转换器的低击穿电压NMOS晶体管N1和N2的情况。图12是描述现有技术中的电平转换器的问题的时序图。例如，当输入信号IN从L电平(参考电压VSS)上升到H电平(电源电压VDD)时，输入信号的反转信号INR从H电平相应地下降到L电平。从而高击穿电压抑制NMOS晶体管NA2的栅极电压和低击穿电压NMOS晶体管N2的栅极电压同时从H电平下降到L电平。通常，低击穿电压MOS晶体管的响应速度比高击穿电压MOS晶体管的响应速度高。因此，低击穿电压NMOS晶体管N2的响应速度高于高击穿电压抑制NMOS晶体管NA2的响应速度。因此，存在当低击穿电压NMOS晶体管N2切断的时候高击穿电压抑制NMOS晶体管NA2的导通电阻将不会变得足够高的可能性。在这样的情况下，在结点INT2处的电压变高，并且从而超过耐受电压的电压被施加到低击穿电压NMOS晶体管N2。例如，当高击穿电压抑制NMOS晶体管NA2的阈值电压Vth是-0.5V并且电源电压VDD是1.0V时，在结点INT2处的电压与VDD-Vt＝1.5V一样高，并且因此超过耐受电压的电压被施加到低击穿电压NMOS晶体管N2。这引起低击穿电压NMOS晶体管N2的退化。结果，电平转换器的可靠性被降低。在下文中参考附图描述本专利技术的实施例。应注意的是，仅通过图示以被简化的形式给出附图，并且从而不应被视为限制本专利技术。通过相同的附图标记表示相同的元件，并且冗余的解释被省略。在下面的实施例中，为了方便起见，当必要时描述将会被划分为多个章节或者实施例。然而，除非另有明确规定，这些章节或者实施例并不是彼此不相关，而是在一个表示其他的部分或者整体的修改、详细或者补充描述等的这样的关系中。此外，在下面的实施例中，当参考元件的数目等等(包括数目、数值、数量、范围等等)时，除了在另有明确规定或者在原则上数目明显地受到特定数目的限制的这样的情况之外，数目不限于特定的数目而是可以比特定数目大或者小。不言而喻的是，在下面的实施例中，它们的组成元件(包括操作步骤)不是必需必要的，除了在另有明确规定或者在原则上它们被明显地视为必要的情况之外。同样地，在下面的实施例中，当参考组成元件等等的形状、相对位置等等时，这包括充分地类似或者相似于形状等等的这些形状等等，除了在另有明确规定或者在原则上另有明显地考虑的这样的情况之外。同样被应用于在上面提及的数目等等(包括数目、数值、本文档来自技高网...

【技术保护点】
一种电平转换器，包括：高击穿电压第一和第二PMOS晶体管，所述高击穿电压第一和第二PMOS晶体管被并行地放置在第一电源电压端子和参考电压端子之间，每个晶体管具有与另一个晶体管的漏极相连接的栅极；高击穿电压第一和第二抑制NMOS晶体管，所述高击穿电压第一和第二抑制NMOS晶体管被放置在所述第一和第二PMOS晶体管与所述参考电压端子之间，并且具有分别被供应有第一和第二控制信号的栅极；低击穿电压第一和第二NMOS晶体管，所述低击穿电压第一和第二NMOS晶体管被放置在所述第一和第二抑制NMOS晶体管和所述参考电压端子之间，并且具有分别被供应有第三和第四控制信号的栅极；以及时序控制单元，所述时序控制单元被放置在第二电源电压端子和所述参考电压端子之间，所述第二电源电压端子被供应有低于被供应给所述第一电源电压端子的第一电源电压的第二电源电压，所述时序控制单元生成与输入信号的反转信号相对应的所述第一控制信号和所述第三控制信号，所述第三控制信号不同于所述第一控制信号，并且生成与所述输入信号的非反转信号相对应的所述第二控制信号和所述第四控制信号，所述第四控制信号不同于所述第二控制信号。

【技术特征摘要】
2013.08.07 JP 2013-1643191.一种电平转换器，包括：高击穿电压第一和第二PMOS晶体管，所述高击穿电压第一和第二PMOS晶体管被并行地放置在第一电源电压端子和参考电压端子之间，每个晶体管具有与另一个晶体管的漏极相连接的栅极；高击穿电压第一和第二抑制NMOS晶体管，所述高击穿电压第一和第二抑制NMOS晶体管被放置在所述第一和第二PMOS晶体管与所述参考电压端子之间，并且具有分别被供应有第一和第二控制信号的栅极；低击穿电压第一和第二NMOS晶体管，所述低击穿电压第一和第二NMOS晶体管被放置在所述第一和第二抑制NMOS晶体管和所述参考电压端子之间，并且具有分别被供应有第三和第四控制信号的栅极；以及时序控制单元，所述时序控制单元被放置在第二电源电压端子和所述参考电压端子之间，所述第二电源电压端子被供应有低于被供应给所述第一电源电压端子的第一电源电压的第二电源电压，所述时序控制单元生成与输入信号的反转信号相对应的所述第一控制信号和所述第三控制信号，所述第三控制信号不同于所述第一控制信号，并且生成与所述输入信号的非反转信号相对应的所述第二控制信号和所述第四控制信号，所述第四控制信号不同于所述第二控制信号，其中，所述时序控制单元生成相比于所述第三和第四控制信号而在上升沿具有低的压摆率的所述第一和第二控制信号，并且生成相比于所述第一和第二控制信号而在下降沿具有低的压摆率的所述第三和第四控制信号。2.根据权利要求1所述的电平转换器，其中，所述时序控制单元生成所述第一和第三控制信号以使得：当所述第一NMOS晶体管的栅源电压下降为以至低于所述第一NMOS晶体管的阈值电压时的所述第一抑制NMOS晶体管的栅源电压低于所述第一抑制NMOS晶体管的阈值电压和所述第二电源电压的总和，并且使得：当所述第一NMOS晶体管的所述栅源电压上升为以至等于或者高于所述第一NMOS晶体管的所述阈值电压时的所述第一抑制NMOS晶体管的所述栅源电压低于所述第一抑制NMOS晶体管的所述阈值电压和所述第二电源电压的总和，并且所述时序控制单元生成所述第二和第四控制信号以使得：当所述第二NMOS晶体管的栅源电压下降为以至低于所述第二NMOS晶体管的阈值电压时的所述第二抑制NMOS晶体管的栅源电压低于所述第二抑制NMOS晶体管的阈值电压和所述第二电源电压的总和，并且使得：当所述第二NMOS晶体管的所述栅源电压上升为以至等于或者高于所述第二NMOS晶体管的所述阈值电压时的所述第二抑制NMOS晶体管的所述栅源电压低于所述第二抑制NMOS晶体管的所述阈值电压和所述第二电源电压的总和。3.根据权利要求1所述的电平转换器，其中，所述时序控制单元包括：第一时序控制电路，所述第一时序控制电路生成所述第一和第三控制信号，以及第二时序控制电路，所述第二时序控制电路生成所述第二和第四控制信号，所述第一时序控制电路包括：低击穿电压第三PMOS晶体管和第三NMOS晶体管，所述低击穿电压第三PMOS晶体管和第三NMOS晶体管被串联地放置在所述第二电源电压端子和所述参考电压端子之间，并且具有被供应有所述输入信号的栅极，以及第一电阻器，所述第一电阻器被放置在所述第三PMOS晶体管和所述第三NMOS晶体管之间，所述第二时序控制电路包括：低击穿电压第四PMOS晶体管和第四NMOS晶体管，所述低击穿电压第四PMOS晶体管和第四NMOS晶体管被串联地放置在所述第二电源电压端子和所述参考电压端子之间，并且具有被供应有所述输入信号的反转信号的栅极，以及第二电阻器，所述第二电阻器被放置在所述第四PMOS晶体管和所述第四NMOS晶体管之间，所述第一时序控制电路在所述第三PMOS晶体管和所述第一电阻器之间的结点处生成电压作为所述第三控制信号，并且在所述第三NMOS晶体管和所述第一电阻器之间的结点处生成电压作为所述第一控制信号，以及所述第二时序控制电路在所述第四PMOS晶体管和所述第二电阻器之间的结点处生成电压作为所述第四控制信号，并且在所述第四NMOS晶体管和所述第二电阻器之间的结点处生成电压作为所述第二控制信号。4.根据权利要求3所述的电平转换器，其中，所述第一和第二电阻器中...

【专利技术属性】
技术研发人员：神立一弘，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP