本发明专利技术公开一种半导体装置，其包括至少二鳍状结构、栅极结构、至少二外延结构以及硅盖层。鳍状结构设置于基底上，且栅极结构覆盖鳍状结构。外延结构均设置于栅极结构的一侧，且各自直接接触各鳍状结构，其中外延结构间互相分离。硅盖层同时包覆外延结构。
【技术实现步骤摘要】
【专利摘要】本专利技术公开一种半导体装置，其包括至少二鳍状结构、栅极结构、至少二外延结构以及硅盖层。鳍状结构设置于基底上，且栅极结构覆盖鳍状结构。外延结构均设置于栅极结构的一侧，且各自直接接触各鳍状结构，其中外延结构间互相分离。硅盖层同时包覆外延结构。【专利说明】半导体装置
本专利技术涉及一种非平面半导体装置，特别是涉及一种具有外延结构的非平面半导 体装置。
技术介绍
随着场效晶体管（fieldeffecttransistors,FETs)元件尺寸持续地缩小，现 有平面式（planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工 艺限制，以非平面（non-planar)场效晶体管元件，例如多栅极场效晶体管（multi-gate M0SFET)兀件及鳍式场效晶体管（finfieldeffecttransistor,FinFET)兀件取代平面 晶体管元件已成为目前的主流发展趋趋势。由于非平面晶体管元件的立体结构可增加栅极 与鳍状结构的接触面积，因此可进一步增加栅极对于载流子通道区域的控制，从而降低小 尺寸元件面临的由源极引发的能带降低（draininducedbarrierlowering,DIBL)效应， 并可以抑制短通道效应（shortchanneleffect,SCE)。此外，相较于平面式场效晶体管元 件，非平面晶体管元件在同样的栅极长度下具有较宽的通道宽度，因而也可提供加倍的漏 极驱动电流。 另一方面，目前业界也发展出所谓的「应变娃（strained-silicon)技术」，以进 一步增加晶体管元件的载流子迁移率。举例来说，其中一种主流的应变硅技术是将硅锗 (SiGe)或娃碳（SiC)等晶格常数（latticeconstant)不同于单晶娃（singlecrystalSi) 的外延结构设置于半导体元件的源/漏极区域。由于硅锗外延结构及硅碳外延结构的晶格 常数分别比单晶硅大及小，使得邻近于外延结构的载流子通道会感受到外加应力，而相应 地产生了晶格以及带结构（bandstructure)的改变。在此情况之下,载流子迁移率以及相 对应场效晶体管的速度均可有效提升。 然而，随着半导体元件的尺度不断减缩，即便同时采用非平面场效晶体管元件以 及应变硅技术，仍无法解决所有的技术缺失。举例来说，两相邻的外延结构一般会因为外延 过度成长之故而产生不必要的晶格缺陷，降低了外延结构所能产生的应力。因此如何排除 外延结构的晶格缺陷即成为一重要课题。
技术实现思路
有鉴于此，本专利技术的一目的在于提供一种具有外延层的半导体装置，以降低晶格 缺陷并改善施加至通道区域的应力数值。 为了达到上述目的，根据本专利技术的一较佳实施例，提供一种半导体装置，包括至少 二鳍状结构、栅极结构、至少二外延结构以及硅盖层。鳍状结构设置于基底上，且栅极结构 覆盖鳍状结构。外延结构均设置于栅极结构的一侧，且各自直接接触各鳍状结构，其中外延 结构间互相分离。硅盖层同时包覆外延结构。 根据本专利技术的另一较佳实施例，提供一种半导体装置，包括至少二鳍状结构、栅极 结构、至少二外延结构以及硅盖层。鳍状结构设置于基底上，且栅极结构覆盖鳍状结构。外 延结构均设置于栅极结构的一侧，且各自直接接触各鳍状结构，其中外延结构间具有一重 叠部，且各外延结构具有一宽度，重叠部以及宽度的比值实质上介于0.OOl至0. 25之间。硅 盖层会同时包覆外延结构。 【专利附图】【附图说明】 图1至图8是根据本专利技术的一较佳实施例所绘示的鳍式场效晶体管元件的制作方 法示意图； 图9至图10是根据本专利技术的另一较佳实施例所绘示的鳍式场效晶体管元件的制 作方法示意图； 图11是根据本专利技术的另一较佳实施例所绘示的鳍式场效晶体管元件的制作方法 示意图。 符号说明 10 基底 IOa 表面 12 鳍状突起结构 14 顶面 16 侧面 20 绝缘结构 30 栅极结构 32 牺牲电极层 34 底层 36 顶层 38 盖层 40 间隙壁 46 蚀刻制作工艺 60 凹槽 66 外延结构 68 石圭盖层 68a 顶部 70 层间介电层 72 接触洞 74 接触插塞 Hl 高度 H2 高度 O 重叠部 P 平面 S 距离 Tl 厚度 W 宽度 X 第一方向 Y 第二方向 Z 第三方向 【具体实施方式】 于下文中，加以陈述本专利技术的半导体装置的【具体实施方式】，以使本
中具 有通常技术者可据以实施本专利技术。该些【具体实施方式】可参考相对应的附图，使该些附图构 成实施方式的一部分。虽然本专利技术的实施例公开如下，然而其并非用以限定本专利技术，任何熟 习此技术者，在不脱离本专利技术的精神和范畴内，当可作些许的更动与润饰。 图1至图8绘示了本专利技术的第一较佳实施例的示意图。 请参照图1，图1绘示了半导体装置于初始阶段的透视图。如图1所示，在制作工艺初始 阶段，半导体装置具有一基底10以及多个被设置于此基底10上的鳍状突起结构12。基 底10的主表面IOa可具有一预定晶面，且鳍状突起结构12的长轴轴向平行于一晶向。举 例来说，对于一块硅基底而言，上述预定晶面可以是（100)晶面，且鳍状突起结构12可沿 着〈110〉晶向延伸，但晶面与晶向不限于此。除了块娃基底之外，上述基底10也可例如 是一含硅基底、一三五族半导体覆硅基底（例如GaAs-on-silicon)、一石墨烯覆硅基底 (graphene-on-silicon)或娃覆绝缘（silicon-on-insulator,SOI)基底等半导体基底。 详细来说，鳍状突起结构12的制备方法可包括下列步骤，但不以此为限。举例来 说，首先提供一块状基底(未绘示)，并在其上形成硬掩模层(未绘示)。接着利用光光刻以及 蚀刻制作工艺，将硬掩模层图案化，以定义出后续欲对应形成的鳍状突起结构12的位置。 接着，进行一蚀刻制作工艺，将定义于硬掩模层内的图案转移至块状基底中，而形成所需的 鳍状突起结构12。最后选择性地去除硬掩模层，便可获得如图1所示的结构。在此情况下， 鳍状突起结构12可视为自基底10的一主表面IOa延伸出，且彼此间具有相同的成份组成， 例如单晶硅。另一方面，当基底并非选自上述块状基底，而是选自于三五族半导体覆硅基底 时，则鳍状突起结构的主要组成会与此基底的三五族半导体组成相同。 在本实施例中，由于在形成鳍状突起结构12后可选择性地移除硬掩模层（未绘 示)，致使鳍状突起结构12与后续形成的栅极介电层之间可具有三直接接触面(包含二接 触侧面16及一接触顶面14)。一般而言，具有此三直接接处面的场效晶体管也被称作是三 栅极场效晶体管（tri-gateM0SFET)。由于此三栅极场效晶体管内的三直接接触面均可 作为提供载流子流通的通道，相较于平面场效晶体管，三栅极场效晶体管在同样的栅极长 度下便会具有较宽的载流子通道宽度，致使在相同的驱动电压下可获得加倍的漏极驱动电 流。除此之外，本实施例也可选择性保留硬掩模层(未绘示)，而于后续制作工艺中形成另一 具有鳍状结构的多栅极场效晶体管（multi-gateM0SFET)，也被称为鳍式场效晶体管（fin fieldeffecttransi本文档来自技高网...
【技术保护点】
一种半导体装置，包括：至少二鳍状结构，设置于一基底上；栅极结构，覆盖该些鳍状结构；至少二外延结构，均设置于该栅极结构的一侧，且各自直接接触各该鳍状结构，其中该些外延结构为互相分离；以及硅盖层，同时包覆该些外延结构。
【技术特征摘要】
【专利技术属性】
技术研发人员：廖晋毅，陈俊宇，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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