数字电路部分制造技术

本实用新型专利技术涉及一种数字电路部分，包括具有时钟输入端(22)和输出端(data)的触发器(20)；以及在所述时钟信号(ck)和所述时钟输入端(22)之间的门(24)，所述门(24)被布置成：依所述触发器(20)的输出，选择性地将所述时钟信号(ck)耦合到时钟输入端(22)。本实用新型专利技术提供了一种布置，该布置允许仅在需要时，甚至是在非同步情况下，才提供时钟信号，因此省电。再者就是使用一个普通的逻辑门，而不是ICG的好处是，它不需要同步使能信号，并具有非常低的功耗。

【技术实现步骤摘要】
数字电路部分
本技术涉及包括触发器的数字电路。触发器是大多数数字电路的一个简单但有价值的构建块。触发器依赖于在其输入处的时钟信号，以便其进行操作。
技术介绍
本专利技术人已认识到，当一个触发器的状态并不经常改变时，在理论上保持时钟信号运行是非常浪费的，因为有与此功耗相关的有固有成本。然而，他还认识到，正常的集成式时钟门(ICG)实际上不能用于降低功耗。首先，ICG需要与其时钟同步的使能信号，但这通常是不可能的。或许更根本地说是ICG的功耗通常要比触发器高，并且因而这种布置至少在用于控制单个触发器时实际上不会表现出省电。
技术实现思路
从第一个方面来看，本技术提供一个数字电路部分，其包括: 具有时钟输入端和输出端的触发器； 时钟信号；以及 所述时钟信号和所述时钟输入端之间的门，所述门被设置成依赖于所述触发器的输出选择性地将时钟信号耦合到所述时钟输入端。 本领域技术人员将会看到，根据本技术的触发器的输出的状态，如Q输出，被用来控制提供给触发器的时钟信号。本领域技术人员尤其会赞同，将触发器的输出有效地耦合到其时钟输入会被强烈地认为其代表的是不好的设计，并且通常会被会被劝阻。然而，本专利技术人已经认识到其潜在的益处。 将时钟信号耦合到时钟输入的门可以包括与门，非与门，或逻辑上等效的布置。 根据本技术的布置，可采用有利的门控单个触发器，并且以这种结构可以实现省电。同样，它们也可被用来门控多个触发器。在一组实施例中，所述门用于将时钟信号耦合到串联布置的多个触发器的时钟输入-也就是将一个触发器的输出连接到串联的下一个触发器的输入。这样的布置可以被用于数据信号的同步。 在另一组实施例中，所述门被用于将时钟信号耦合到并联布置的多个触发器的输入-即每个触发器接收独立的输入。这种布置例如可以在总线的上下文中使用。在一组示例性实施例的集合中，这种门被布置成给触发器提供时钟信号，如果在所述总线的任何信道上的输入与其输出不同。 可以使用触发器串联或并联的任意组合。 在一组实施例中，所述门基于所述触发器的输出和输入之间的比较:如其D输入端，选择性地将时钟信号耦合到时钟输入。这允许当其输入与其输出不同时，为该触发器提供时钟，这表明有新的数据要传递并且因此所述触发器应该被时钟激活。如果输出与输入是一样的，这表明没有新的数据要传输，并且没有必要提供时钟信号，因此允许省电。 在另一组中根据本技术的布置被用于复位同步逻辑布置的自门控的实施例中。例如，其可以包含两个或多个串联的触发器，所述第一个的输入保持在固定的逻辑电平-例如接地-使得第一个的输出至少表示施加到两个触发器SET输入的异步复位信号的部分同步版本。当然正如在本领域本身已知的，多于两个触发器当然也可以串联使用。 上文中的布置的多种不同的组合都是可能的。例如门可用于将的时钟信号耦合到相应的设置为数据和复位信号同步的触发器的时钟输入。 本技术提供了一种布置，该布置允许仅在需要时，甚至是在非同步情况下，才提供时钟信号，因此省电。再者就是使用一个普通的逻辑门，而不是ICG的好处是，它不需要同步使能信号，并具有非常低的功耗。事实上典型逻辑门的输入电容是比典型的触发器的输入电容低，通常只有其一小部分，这因此减少了在时钟树中的负荷。 【附图说明】 现在将参考附图仅以示例的方式描述本技术的某些实施例，其中: 图1是用于触发器数据同步寄存器的传统布置的电路图，仅作为参考示出； 图2是用于复位信号同步的传统布置的电路图，仅作为参考示出； 图3是用于自门控触发器寄存器的本技术的实施例的电路图； 图4是本技术的用于复位同步的一对触发器的自门控实施例的电路图； 图5是本技术的一个实施例的用于数据同步的一对触发器的自门控的电路图； 图6是表示在图5中电路的不同点的信号的时序图； 图7是表示在图4中电路的不同点的信号的时序图； 图8是类似于图4中的实施例的有三个触发器的电路图； 图9是用于数据总线的自门控的本技术的实施例的电路图；以及 图10是用于数据和复位同步布置的自门控的本技术的实施例的电路图。 【具体实施方式】 首先转向图1，可以看出传统的数据同步触发器的布置。这里的异步数据输入data_a被馈送到一个标准的触发器寄存器2的D输入端。触发器2的Q输出被馈送到第二触发器4。时钟信号ck-例如由晶体振荡器或其他时钟源最终提供-被提供给两个触发器2，4的各自的时钟输入端6，8。如本领域技术人员所周知，这样的布置保证了从第二触发器6的输出data是干净的，并且与时钟同步，ck作为时钟信号为两个触发器2，4做时控。第二个触发器4确保输出是干净的，即使第一触发器的Q输出是亚稳定的-例如因为它的输入data_a的变化非常靠近时钟信号ck (假设触发器在上升沿做时控)的上升沿。 图2是另一种常规的布置，其中异步复位信号arst_a可以同步到时钟信号ck。这里的复位信号，arst_a被施加到每对串联的触发器10,12的SET输入端。第一触发器10的D输入端被接地，使得第二触发器12的Q输出端的稳态是零。然而，当复位信号，arst_a变高时，两个触发器的Q输出端变为高电平。再次，第二触发器12确保在其Q输出端有一个干净的信号，无论arst_a信号如何变化。 图3示出了本技术的一个可能实施例，它显示了自门控原理可以应用到包括单个触发器20的同步数据寄存器。应当注意的是，与图1和2中所示的装置相比较，时钟信号，ck不直接耦合到时钟输入端22而被作为输入连接到与门24，它的输出被连接到时钟输入端22，另一个连接到与门24的输入是异或门26的输出，其输入是D输入(即输入的数据同步信号，data_in)和触发器20的Q输出。 可以从该结构中认识到，当D输入和Q输出都处于同一逻辑电平时，异或门26的输出为低电平，因此，时钟信号ck是不由与门24耦合到时钟输入端22。然而，当data_in由低到高变化时，反之亦然，异或门26的输出变为高电平，使来自时钟信号ck的正时钟脉冲通过与门24传递到时钟输入端22，并通过触发器20的Q输出对新的数据位做时控。应当指出然而，这样的设计不能够处理当数据信号的改变接近时钟的下降沿时的短时钟脉冲。这将在data上提供亚稳态信号，这是不能接受的。 提供给时钟输入端的时钟脉冲与标准时钟脉冲相比很可能是非常短的。然而本专利技术人已经认识到，只要有在data_in信号中接近时钟脉冲下降沿没有变化，触发器可以容忍的最小时钟脉冲非常短。因此，在一些情况下，假定通过异或门26从时钟输入端22的Q输出端，与门24和返回到时钟输入端22的延迟时间比任何问题时钟脉冲的最小值长，这是普通触发器满足的条件，通常不会有短时钟脉冲的任何问题。该data_in信号应该没有毛刺，例如直接来自另一个触发器，因为在data_in信号中的毛刺可能会产生错误的时钟脉冲。 因此将会理解的是，本实施例要求的电路的其余部分的合成和布局设计，使data_in信号的变化不靠近时钟的下降沿。在实践中，这意味着数据只在时钟是零时允许改变。因此，这样的布置说明了技术背后的原理，但很可能是在实践中由于这些限制而使其本文档来自技高网...

【技术保护点】
一种数字电路部分，其特征在于,包括：具有时钟输入端和输出端的触发器；时钟信号；以及所述时钟信号和所述时钟输入端之间的门，所述门被设置成依赖于所述触发器的输出选择性地将时钟信号耦合到所述时钟输入端。

【技术特征摘要】
2013.07.22 GB 1313047.11.一种数字电路部分，其特征在于，包括: 具有时钟输入端和输出端的触发器； 时钟信号；以及 所述时钟信号和所述时钟输入端之间的门，所述门被设置成依赖于所述触发器的输出选择性地将时钟信号耦合到所述时钟输入端。2.根据权利要求1所述的数字电路部分，其特征在于，所述门包括与门，与非门或逻辑上等同的布置。3.根据权利要求1或2所述的数字电路部分，其特征在于，所述门被设置成选择性地耦合到多个触发器的时钟输入端的...

【专利技术属性】
技术研发人员：阿恩·万维克·维纳斯，
申请(专利权)人：北欧半导体公司，
类型：新型
国别省市：挪威;NO