移位寄存器单元电路、移位寄存器、驱动方法及显示装置制造方法及图纸

本发明专利技术涉及显示技术领域，公开了一种移位寄存器单元电路，包括：栅极启动端、第一时钟端、第二时钟端、复位端、低电平端、栅极输出端、存储电容、充电模块、输出控制模块及复位模块。还公开了移位寄存器、驱动方法及显示装置，本发明专利技术的移位寄存器单元电路中，由于第二晶体管和第五晶体管一起作用控制复位端，即使复位端信号出现的不稳定的情况，也不会出现错误的复位操作。

【技术实现步骤摘要】
移位寄存器单元电路、移位寄存器、驱动方法及显示装置
本专利技术涉及显示
，特别涉及一种移位寄存器单元电路、移位寄存器、驱动方法及显示装置。
技术介绍
GOA (Gate Drive on Array)技术是将栅极驱动电路IC的功能做在阵列基板上,提高了液晶显示面板的集成度，降低了材料成本和制作工艺成本。如图1所示，GOA电路包括多个GOA单元，每个GOA单元对应一个栅极驱动输出，从而实现栅极驱动电路IC的功能。 但是GOA单元电路存在一个问题，在Reset信号本身可能会出现不稳定的情况，导致晶体管M2误开启，从而出现错误的Reset操作。
技术实现思路
(一 )要解决的技术问题 本专利技术要解决的技术问题是:如何避免GOA单元电路的Reset端的误操作。 ( 二 )技术方案 为解决上述技术问题，本专利技术提供了一种移位寄存器单元电路，包括:栅极启动端、第一时钟端、第二时钟端、复位端、低电平端、栅极输出端、存储电容、充电模块、输出控制模块及复位模块； 所述充电模块连接栅极启动端、第一时钟端和存储电容，用于在所述栅极启动端和第一时钟端的控制下对所述存储电容充电至高电平； 所述输出控制模块连接所述第二时钟端、存储电容和栅极输出端，用于在所述存储电容为高电平时将所述第二时钟端的电平信号输出至所述栅极输出端； 所述复位模块包括:第二晶体管、第四晶体管和第五晶体管，所述第二晶体管的栅极连接所述复位端，源极连接所述存储电容的第一端，漏极连接所述第五晶体管的栅极，所述第四晶体管的栅极连接所述复位端，源极连接所述栅极输出端，漏极连接所述低电平端，所述第五晶体管的源极连接所述存储电容的第一端，漏极连接所述低电平端；所述第二晶体管和第五晶体管用于在复位端的控制下将所述存储电容第一端连接至所述低电平端，所述第四晶体管用于在复位端的控制下将所述栅极输出端连接至所述低电平端。 其中，所述第五晶体管的栅极开启电压大于所述第二晶体管的栅极开启电压。 其中，所述充电模块包括:第一晶体管和第六晶体管，所述第一晶体管的栅极和源极连接所述栅极启动端，漏极连接所述存储电容的第一端，用于在栅极启动端为高电平时对所述存储电容充电，所述第六晶体管的栅极连接所述第一时钟端，源极连接所述栅极启动端，漏极连接所述存储电容的第一端，用于在栅极启动端和第一时钟端为高电平时对所述存储电容充电。 其中，所述输出控制模块包括:第三晶体管，所述第三晶体管的栅极连接所述存储电容的第一端，源极连接所述第二时钟端、漏极连接所述栅极输出端，栅极输出端连接所述存储电容的第二端，所述第三晶体管用于在所述存储电容第一端为高电平时将所述第二时钟端的电平信号输出至所述栅极输出端。 本专利技术还提供了一种上述任一项所述的移位寄存器单元电路驱动方法，包括: 对所述栅极启动端和第一时钟端施加高电平，第二时钟端施加低电平，使所述充电模块在所述栅极启动端和第一时钟端的控制下对所述存储电容充电至高电平，且使栅极输出端输出第二时钟端的低电平； 对所述栅极启动端和第一时钟端施加低电平，第二时钟端施加高电平，存储电容保持高电平，使输出控制模块控制栅极输出端输出第二时钟端的高电平； 对复位端施加高电平，第二晶体管导通，将存储电容第一端的高电平传输至第五晶体管的栅极，导通第五晶体管，将存储电容的第一端拉至电平，同时第四晶体管导通，使栅极输出端输出低电平。 其中，对所述栅极启动端和第一时钟端施加高电平，第二时钟端施加低电平，使所述充电模块在所述栅极启动端和第一时钟端的控制下对所述存储电容充电至高电平，且使栅极输出端输出第二时钟端的低电平具体包括: 对所述栅极启动端和第一时钟端施加高电平，第一晶体管和第六晶体管导通，将所述存储电容第一端充为高电平，第三晶体管导通，同时对第二时钟端施加低电平，使第二时钟端的低电平输出至所述栅极输出端。 其中，对所述栅极启动端和第一时钟端施加低电平，第二时钟端施加高电平，存储电容保持高电平，使输出控制模块控制栅极输出端输出第二时钟端的高电平具体包括: 对所述栅极启动端和第一时钟端施加低电平，第一晶体管和第六晶体管关闭，存储电容第一端保持高电平，使第三晶体管导通，同时第二时钟端施加高电平，且通过所述第三晶体管输出至所述栅极输出端。 本专利技术还提供了一种移位寄存器，包括级联的若干上述任一项所述的移位寄存器单元电路，下一级移位寄存器单元电路的栅极输出端信号反馈至所述上一级移位寄存器单元电路的复位端。 本专利技术还提供了一种显示装置，包括上述的移位寄存器。 (三)有益效果 本专利技术的移位寄存器单元电路中，由于第二晶体管和第五晶体管一起作用控制复位端，即使复位端信号出现的不稳定的情况，也不会出现错误的复位操作。 【附图说明】 图1是移位寄存器结构示意图； 图2是本专利技术实施例的移位寄存器单元电路结构示意图； 图3是图2中移位寄存器单元电路的工作时序图。 【具体实施方式】 下面结合附图和实施例，对本专利技术的【具体实施方式】作进一步详细描述。以下实施例用于说明本专利技术，但不用来限制本专利技术的范围。 如图2所示，本专利技术提供了一种移位寄存器单元电路，包括:栅极启动端STV、第一时钟端CLKB、第二时钟端CLK、复位端Reset、低电平端VSS、栅极输出端OUT、存储电容Cl、充电模块、输出控制模块及复位模块。 所述充电模块连接栅极启动端STV、第一时钟端CLKB和存储电容Cl，用于在所述栅极启动端STV和第一时钟端CLKB的控制下对所述存储电容Cl充电至高电平，即图2中PU点为高电平。 所述输出控制模块连接所述第二时钟端CLK、存储电容Cl和栅极输出端0UT，用于在所述存储电容Cl为高电平时将所述第二时钟端CLK的电平信号输出至所述栅极输出端OUT。 所述复位模块连接所述复位端Reset、低电平端VSS、存储电容Cl和栅极输出端0UT，用于在所述复位端Reset的控制下将所述存储电容Cl的两端和栅极输出端OUT连接至所述低电平端VSS。具体地，复位模块包括:第二晶体管M2、第四晶体管M4和第五晶体管M5，所述第二晶体管M2的栅极连接所述复位端Reset，源极连接所述存储电容Cl的第一端，漏极连接所述第五晶体管M5的栅极，所述第四晶体管M4的栅极连接所述复位端Reset，源极连接所述栅极输出端0UT，漏极连接所述低电平端VSS，所述第五晶体管M5的源极连接所述存储电容Cl的第一端，漏极连接所述低电平端VSS ;所述第二晶体管M2和第五晶体管M5用于在复位端Reset的控制下将所述存储电容Cl第一端连接至所述低电平端VSS，所述第四晶体管M4用于在复位端Reset的控制下将所述栅极输出端OUT连接至所述低电平端VSS。 当Reset信号不稳定发生波动时，第二晶体管M2处于微导通状态，Pl点电压不足以使第五晶体管M5导通，这时存储电容Cl的第一端，即点的电压不会被拉到低电平端VSS，所以移位寄存器单元电路不会因为Reset信号的不稳定而发生错误的Reset。 本实施例中，所述充电模块包括:第一晶体管Ml和第六晶体管M6,所述第一晶体管Ml的栅极和源极连接所述栅极启动端STV，漏极连接所述存储电容Cl的第一端，用于本文档来自技高网...

【技术保护点】
一种移位寄存器单元电路，其特征在于，包括：栅极启动端、第一时钟端、第二时钟端、复位端、低电平端、栅极输出端、存储电容、充电模块、输出控制模块及复位模块；所述充电模块连接栅极启动端、第一时钟端和存储电容，用于在所述栅极启动端和第一时钟端的控制下对所述存储电容充电至高电平；所述输出控制模块连接所述第二时钟端、存储电容和栅极输出端，用于在所述存储电容为高电平时将所述第二时钟端的电平信号输出至所述栅极输出端；所述复位模块包括：第二晶体管、第四晶体管和第五晶体管，所述第二晶体管的栅极连接所述复位端，源极连接所述存储电容的第一端，漏极连接所述第五晶体管的栅极，所述第四晶体管的栅极连接所述复位端，源极连接所述栅极输出端，漏极连接所述低电平端，所述第五晶体管的源极连接所述存储电容的第一端，漏极连接所述低电平端；所述第二晶体管和第五晶体管用于在复位端的控制下将所述存储电容第一端连接至所述低电平端，所述第四晶体管用于在复位端的控制下将所述栅极输出端连接至所述低电平端。

【技术特征摘要】
1.一种移位寄存器单元电路，其特征在于，包括:栅极启动端、第一时钟端、第二时钟端、复位端、低电平端、栅极输出端、存储电容、充电模块、输出控制模块及复位模块； 所述充电模块连接栅极启动端、第一时钟端和存储电容，用于在所述栅极启动端和第一时钟端的控制下对所述存储电容充电至高电平； 所述输出控制模块连接所述第二时钟端、存储电容和栅极输出端，用于在所述存储电容为高电平时将所述第二时钟端的电平信号输出至所述栅极输出端； 所述复位模块包括:第二晶体管、第四晶体管和第五晶体管，所述第二晶体管的栅极连接所述复位端，源极连接所述存储电容的第一端，漏极连接所述第五晶体管的栅极，所述第四晶体管的栅极连接所述复位端，源极连接所述栅极输出端，漏极连接所述低电平端，所述第五晶体管的源极连接所述存储电容的第一端，漏极连接所述低电平端；所述第二晶体管和第五晶体管用于在复位端的控制下将所述存储电容第一端连接至所述低电平端，所述第四晶体管用于在复位端的控制下将所述栅极输出端连接至所述低电平端。2.如权利要求1所述的移位寄存器单元电路，其特征在于，所述第五晶体管的栅极开启电压大于所述第二晶体管的栅极开启电压。3.如权利要求1或2所述的移位寄存器单元电路，其特征在于，所述充电模块包括:第一晶体管和第六晶体管，所述第一晶体管的栅极和源极连接所述栅极启动端，漏极连接所述存储电容的第一端，用于在栅极启动端为高电平时对所述存储电容充电，所述第六晶体管的栅极连接所述第一时钟端，源极连接所述栅极启动端，漏极连接所述存储电容的第一端，用于在栅极启动端和第一时钟端为高电平时对所述存储电容充电。4.如权利要求3所述的移位寄存器单元电路，其特征在于，所述输出控制模块包括:第三晶体管，所述第三晶体管的栅极连接所述存储电容的第一端，源极连接所述第二时钟端、漏极连接所述栅极输出端，栅极输出端连接所述存储电容的第二端，所述第三晶体管用于在所述存储电容第一端为高电平时将所述第二...

【专利技术属性】
技术研发人员：姚树林，李承珉，孙志华，吴行吉，崔文海，刘宝玉，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方显示技术有限公司，
类型：发明
国别省市：北京;11