阵列基板行驱动电路及液晶显示装置制造方法及图纸

本发明专利技术提供一种阵列基板行驱动电路及液晶显示装置，所述电路包括多级连接的阵列基板行驱动单元和多级高频时钟信号，所述多级高频时钟信号由相应级的高频时钟信号输入端输入，第N级阵列基板行驱动单元包括：上拉控制单元、上拉单元、下拉控制单元、下拉单元；所述下拉单元包括第一薄膜晶体管，分别与所述第n+2级高频时钟信号输入端、所述下拉控制单元连接，并与所述上拉单元及所述上拉控制单元共同连接于所述下拉点，用于下拉所述下拉点的电位，其中N为大于3的正整数；n表示所述阵列基板行驱动电路包括的所述高频时钟信号的级数。本发明专利技术的阵列基板行驱动电路及液晶显示装置，解决了现有技术中下拉单元漏电的问题，提高了液晶显示器的显示效果。

【技术实现步骤摘要】
阵列基板行驱动电路及液晶显示装置
本专利技术涉及显示器领域，特别是涉及一种阵列基板行驱动电路及液晶显示装置。
技术介绍
阵列基板行驱动电路简称GOA(GateDriverOnArray)电路，利用现有薄膜晶体管液晶显示器的阵列制程技术将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式。目前，氧化物半导体薄膜晶体管，由于具有良好的电学特性得到了越来越多的关注，而将氧化物半导体薄膜晶体管集成到液晶显示器的驱动电路中的应用也越来越广泛。对于氧化物半导体薄膜晶体管，由于其电学特性中的阈值电压，有时候会小于0V。现有的第N级GOA单元的结构图，如图1所示，主要包括：上拉控制单元101、上拉单元102、下拉单元103、以及下拉控制单元104。在实际应用过程中，下拉单元103存在明显的漏电现象。薄膜晶体管T11的漏极输入的信号为G(N-2)、薄膜晶体管T11的栅极输入的信号为ST(N-2)、薄膜晶体管T41和T31的栅极输入的信号为G(N+2)，薄膜晶体管T21和T22的漏极输入的时钟信号为CK(n)、第一输出端的输出信号为G(N)、第二输出端的输出信号为ST(N)、下拉点Q(N)、低电平输入端(VSS1)、所述薄膜晶体管T43和T33以及低电平输入端的信号LC1、LC2是所述下拉控制单元的一部分，鉴于下拉控制单元104的具体结构已在现有技术记载，此处不详细说明。如图2所示，STV表示阵列基板行驱动电路的开启信号，CK1-CK4表示所述阵列基板行驱动电路包括的时钟信号，G1-G4表示所述第1-4级GOA单元的第一输出端的信号，后一级GOA单元的时钟信号的周期和前一级GOA单元的时钟信号的周期重叠1/4个周期，所述时钟信号的占空比都为50/50。由于当薄膜晶体管T21关闭时，此时薄膜晶体管T21的栅极接VSS1，源极接VSS1，使得中VGS＝0V，当薄膜晶体管的阈值电压小于0V时，存在着较大的漏电。因此，有必要提供一种阵列基板行驱动电路及液晶显示装置，以解决现有技术所存在的问题。
技术实现思路
本专利技术的目的在于提供一种阵列基板行驱动电路及液晶显示装置，以解决现有技术中下拉单元出现的漏电问题，以提高液晶显示器的显示效果。为解决上述技术问题，本专利技术构造了一种阵列基板行驱动电路，其包括多级连接的阵列基板行驱动单元以及多级高频时钟信号，所述多级高频时钟信号由相应级的高频时钟信号输入端输入，其中第N级阵列基板行驱动单元包括：第N-1级信号第一输入端、第N-1级信号第二输入端、第n+2级高频时钟信号输入端、第一输出端、第二输出端、下拉点、低电平输入端、以及第n级高频时钟信号输入端，其中N为大于3的正整数；n为正整数，表示所述阵列基板行驱动电路包括的所述高频时钟信号的级数；其中，所述第N-1级信号第一输入端与第N-1级的阵列基板行驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的阵列基板行驱动单元的第二输出端相连、所述第一输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第一输入端相连、第二输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第二输入端连接，所述第一输出端，用于向显示区域的第N级水平扫描线提供扫描信号；所述第N级阵列基板行驱动单元还包括：上拉控制单元，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；上拉单元，分别与所述第n级高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制单元共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；下拉控制单元，分别与低电平输入端、所述上拉控制单元、所述上拉单元、及所述下拉单元连接，用于在所述第一输出端的信号处于非充电状态时，控制所述下拉点和所述第一输出端保持低电位；下拉单元，包括第一薄膜晶体管，分别与所述第n+2级高频时钟信号输入端、所述下拉控制单元连接、并与所述上拉单元及所述上拉控制单元共同连接于所述下拉点，用于下拉所述下拉点的电位。在本专利技术的阵列基板行驱动电路中，所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极；所述第一栅极电性连接至所述第n+2级高频时钟信号输入端，所述第一源极与所述下拉点电性连接，所述第一漏极与所述下拉控制单元共同连接于所述第一输出端。在本专利技术的阵列基板行驱动电路中，所述阵列基板行驱动电路包括相互之间不级联的第一级联体和第二级联体，所述第一级联体由多个位于第2k+1级的阵列基板行驱动单元级联而成，所述第二级联体由多个位于第2k级的阵列基板行驱动单元级联而成，所述第一级联体和所述第二级联体单独驱动，其中k为正整数。在本专利技术的阵列基板行驱动电路中，所述第一级联体和所述第二级联体的时钟信号的占空比都为1/3。在本专利技术的阵列基板行驱动电路中，所述上拉控制单元包括第二薄膜晶体管，所述第二薄膜晶体管具有第二栅极、第二源极、第二漏极；所述第二栅极连接于所述第N-1级信号第二输入端、所述第二漏极连接于所述第N-1级信号第一输入端，所述第二源极连接于所述下拉点。在本专利技术的阵列基板行驱动电路中，所述上拉单元包括电容、第三薄膜晶体管、第四薄膜晶体管、所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极，所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极；所述第三栅极、所述第四栅极及所述电容的一端共同连接于所述下拉点，所述第三漏极与所述第四漏极共同连接于所述第n级高频时钟信号输入端，所述第三源极及所述电容的另一端连接于所述第一输出端、所述第四源极连接于所述第二输出端。在本专利技术的阵列基板行驱动电路中，所述低电平输入端包括第一低电平输入端、第二低电平输入端；所述第N级阵列基板行驱动单元还包括低频时钟信号第一输入端和低频时钟信号第二输入端；所述下拉控制单元包括：第一下拉控制单元；所述第一下拉控制单元包括：第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管，所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极；所述第六薄膜晶体管具有第六栅极、第六源极及第六漏极；所述第七薄膜晶体管具有第七栅极、第七源极及第七漏极；所述第五源极与所述第二源极连接，所述第五漏极与所述第二低电平输入端连接；所述第五栅极与所述第六栅极共同连接至第九源极以及第十漏极；所述第六源极与所述第一输出端连接，所述第六漏极与所述第一低电平输入端连接；所述第七栅极连接所述下拉点，所述第七漏极连接所述第一低电平输入端，所述第七源极连接第九栅极和第八源极；所述第一下拉控制单元还包括：第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管，所述第八薄膜晶体管具有第八栅极、第八源极及第八漏极；所述第九薄膜晶体管具有第九栅极、第九源极及第九漏极；所述第十薄膜晶体管具有第十栅极、第十源极及第十漏极；所述第八栅极、所述第八漏极、所述第九漏极及所述第十源极共同连接于所述低频时钟信号第一输入端；所述第九栅极连接所述第八源极，所述第九源极连接所述第六栅极；所述第十栅极连接所述低频时钟信号第二输入端，所述第十漏极连接所述第六栅极。在本专利技术的阵列基板行驱动电路中，所述下拉控制单元还包括第二下拉控制子单元，所述第二下拉控制单元包括：第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体本文档来自技高网...

【技术保护点】
一种阵列基板行驱动电路，其特征在于，包括多级连接的阵列基板行驱动单元以及多级高频时钟信号，所述多级高频时钟信号由相应级的高频时钟信号输入端输入，其中第N级阵列基板行驱动单元包括：第N‑1级信号第一输入端、第N‑1级信号第二输入端、第n+2级高频时钟信号输入端、第一输出端、第二输出端、下拉点、低电平输入端、以及第n级高频时钟信号输入端，其中N为大于3的正整数；n为正整数，表示所述阵列基板行驱动电路包括的所述高频时钟信号的级数；其中，所述第N‑1级信号第一输入端与第N‑1级的阵列基板行驱动单元的第一输出端相连；所述第N‑1级信号第二输入端与第N‑1级的阵列基板行驱动单元的第二输出端相连、所述第一输出端与第N+1级的阵列基板行驱动单元的第N‑1级信号第一输入端相连、第二输出端与第N+1级的阵列基板行驱动单元的第N‑1级信号第二输入端连接，所述第一输出端，用于向显示区域的第N级水平扫描线提供扫描信号；所述第N级阵列基板行驱动单元还包括：上拉控制单元，分别与所述第N‑1级信号第一输入端、所述第N‑1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；上拉单元，分别与所述第n级高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制单元共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；下拉控制单元，分别与低电平输入端、所述上拉控制单元、所述上拉单元及所述下拉单元连接，用于在所述第一输出端的信号处于非充电状态时，控制所述下拉点和所述第一输出端保持低电位；下拉单元，包括第一薄膜晶体管，分别与所述第n+2级高频时钟信号输入端、所述下拉控制单元连接、并与所述上拉单元及所述上拉控制单元共同连接于所述下拉点，用于下拉所述下拉点的电位。...

【技术特征摘要】
1.一种阵列基板行驱动电路，其特征在于，包括多级连接的阵列基板行驱动单元以及多级高频时钟信号，所述多级高频时钟信号由相应级的高频时钟信号输入端输入，其中第N级阵列基板行驱动单元包括：第N-1级信号第一输入端、第N-1级信号第二输入端、第n+2级高频时钟信号输入端、第一输出端、第二输出端、下拉点、低电平输入端、以及第n级高频时钟信号输入端，其中N为大于3的正整数；n为正整数，表示所述阵列基板行驱动电路包括的所述高频时钟信号的级数；其中，所述第N-1级信号第一输入端与第N-1级的阵列基板行驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的阵列基板行驱动单元的第二输出端相连、所述第一输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第一输入端相连、第二输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第二输入端连接，所述第一输出端，用于向显示区域的第N级水平扫描线提供扫描信号；所述第N级阵列基板行驱动单元还包括：上拉控制单元，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；所述上拉控制单元包括第二薄膜晶体管，所述第二薄膜晶体管具有第二栅极、第二源极、第二漏极；上拉单元，分别与所述第n级高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制单元共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；下拉控制单元，分别与低电平输入端、所述上拉控制单元、所述上拉单元及下拉单元连接，用于在所述第一输出端的信号处于非充电状态时，控制所述下拉点和所述第一输出端保持低电位；所述下拉单元，包括第一薄膜晶体管，分别与所述第n+2级高频时钟信号输入端、所述下拉控制单元连接、并与所述上拉单元及所述上拉控制单元共同连接于所述下拉点，用于下拉所述下拉点的电位；其中，所述低电平输入端包括第一低电平输入端、第二低电平输入端；所述第N级阵列基板行驱动单元还包括低频时钟信号第一输入端和低频时钟信号第二输入端；所述下拉控制单元包括：第一下拉控制单元，所述第一下拉控制单元包括：第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管，所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极；所述第六薄膜晶体管具有第六栅极、第六源极及第六漏极；所述第七薄膜晶体管具有第七栅极、第七源极及第七漏极；所述第五源极与所述第二源极连接，所述第五漏极与所述第二低电平输入端连接；所述第五栅极与所述第六栅极共同连接至第九源极以及第十漏极；所述第六源极与所述第一输出端连接，所述第六漏极与所述第一低电平输入端连接；所述第七栅极连接所述下拉点，所述第七漏极连接所述第一低电平输入端，所述第七源极连接第九栅极和第八源极；所述第一下拉控制单元还包括：第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管，所述第八薄膜晶体管具有第八栅极、第八源极及第八漏极；所述第九薄膜晶体管具有第九栅极、第九源极及第九漏极；所述第十薄膜晶体管具有第十栅极、第十源极及第十漏极；所述第八栅极、所述第八漏极、所述第九漏极及所述第十源极共同连接于所述低频时钟信号第一输入端；所述第九栅极连接所述第八源极，所述第九源极连接所述第六栅极；所述第十栅极连接所述低频时钟信第二输入端，所述第十漏极连接所述第六栅极。2.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极；所述第一栅极电性连接至所述第n+2级高频时钟信号输入端，所述第一源极与所述下拉点电性连接，所述第一漏极与所述下拉控制单元共同连接于所述第一输出端。3.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述阵列基板行驱动电路包括相互之间不级联的第一级联体和第二级联体，所述第一级联体由多个位于第2k+1级的阵列基板行驱动单元级联而成，所述第二级联体由多个位于第2k级的阵列基板行驱动单元级联而成，所述第一级联体和所述第二级联体单独驱动，其中k为正整数。4.根据权利要求3所述的阵列基板行驱动电路，其特征在于，所述第一级联体和所述第二级联体的时钟信号的占空比都为1/3。5.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述第二栅极连接于所述第N-1级信号第二输入端、所述第二漏极连接于所述第N-1级信号第一输入端，所述第二源极连接于所述下拉点。6.根据权利要求5所述的阵列基板行驱动电路，其特征在于，所述上拉单元包括电容、第三薄膜晶体管、第四薄膜晶体管、所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极，所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极；所述第三栅极、所述第四栅极及所述电容的一端共同连接于所述下拉点，所述第三漏极与所述第四漏极共同连接于所述第n级高频时钟信号输入端，所述第三源极及所述电容的另一端连接于所述第一输出端、所述第四源极连接于所述第二输出端。7.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述下拉控制单元还包括第二下拉控制子单元，所述第二下拉控制单元包括：第十一薄膜...

【专利技术属性】
技术研发人员：戴超，
申请(专利权)人：深圳市华星光电技术有限公司，
类型：发明
国别省市：广东;44