微处理器及其操作方法技术

本发明专利技术提供一种微处理器及其操作方法。上述微处理器包括多个处理核、一由上述多个处理核所共享的资源以及一硬件信号量，其由上述多个处理核的每一处理核在一非架构地址空间内读取及写入。上述多个处理核的每一处理核被配置为写入上述硬件信号量以请求上述资源的所有权并且由上述硬件信号量读取并决定是否取得上述所有权。上述多个处理核的每一处理核被配置为写入上述硬件信号量以放弃上述资源的所有权。本发明专利技术具有更少的功率消耗。

【技术实现步骤摘要】

本专利技术有关于一微处理器，且特别有关于多核硬件信号量。
技术介绍
多核微处理器的增加，主要是因为其提供了在性能上的优势。可能主要是由于半 导体装置几何维度大小迅速的减少，从而增加了晶体管密度。在一微处理器中多核的存在 已产生与一核与其它核通信的需求，以完成各种功能，例如电源管理、高速缓冲存储器管 理、除错及与更多核相关的配置。 传统上，运行在多核处理器上架构的程序（例如，操作系统或应用程序）已使用位 于由所有核架构上可寻址的一系统存储器中的信号量进行通信。这可能足够用于许多目 的，但可能无法提供其它所需的速度、准确度及/或系统层级透明度。
技术实现思路
本专利技术提供一种微处理器。上述微处理器包括多个处理核、一由上述多个处理核 所共享的资源以及一硬件信号量，其由上述多个处理核的每一处理核在一非架构地址空间 内读取及写入。上述多个处理核的每一处理核被配置为写入上述硬件信号量以请求上述资 源的所有权并且由上述硬件信号量读取并决定是否取得上述所有权。上述多个处理核的每 一处理核被配置为写入上述硬件信号量以放弃上述资源的所有权。 本专利技术提供一种操作一微处理器的方法，其中上述微处理器具有多个处理核及由 上述多个处理核的每一处理核所共享的一资源。上述方法包括：由上述多个处理核的每一 处理核写入一硬件信号量以请求上述资源的所有权，其中上述硬件信号量由上述多个处理 核的每一处理核在一非架构地址空间内读取及写入。上述方法也包括由上述多个处理核的 每一处理核由上述硬件信号量读取并决定是否取得上述所有权。上述方法还包括当上述所 有权被取得时，由上述多个处理核的每一处理核取得上述资源。上述方法还包括由上述多 个处理核的每一处理核在上述所有权被取得后写入上述硬件信号量以放弃上述资源的所 有权。 本专利技术提供一种在用于一计算机装置中至少一非暂态计算机可用介质所编码的 计算机程序产品，上述计算机程序产品包括指示一微处理器的计算机可用程序码。上述计 算机可用程序码包括指示多个处理核的第一程序码。上述计算机可用程序码也包括指示一 资源的第二程序码，其上述资源由上述多个处理核所共享。上述计算机可用程序码还包括 指示一硬件信号量的第三程序码，由上述多个处理核的每一处理核在一非架构地址空间内 读取及写入。上述多个处理核的每一处理核被配置为写入上述硬件信号量以请求上述资源 的所有权并且由上述硬件信号量读取并决定是否取得上述所有权。上述多个处理核的每一 处理核被配置为写入上述硬件信号量以放弃上述资源的所有权。 本专利技术具有更少的功率消耗。 【附图说明】 图1是显示一多核微处理器的方块图。 图2是显示一控制字、一状态字及一配置字的方块图。 图3是显示一控制单元操作的流程图。 图4是显不另一实施例的微处理器的一方块图。 图5是显示一微处理器操作以转储调试信息的流程图。 图6是显示一根据图5流程图中微处理器的操作示例时序图。 图7A?7B是显示一微处理器执行跨核高速缓冲控制操作的流程图。 图8是显示根据图7A?7B流程图的微处理器操作例子的时序图。 图9是显示微处理器进入一低功率封装C-状态的操作流程图。 图10是显示根据图9流程图一微处理器操作例子的时序图。 图11是根据本专利技术另一实施例的微处理器进入一低功率封装C-状态的操作流程 图。 图12是显示根据图11流程图的微处理器操作一例子的时序图。 图13是显示根据图11流程图的微处理器操作另一例子的时序图。 图14是显示微处理器的动态重新配置的流程图。 图15是显示根据另一实施例中微处理器动态重新配置的流程图。 图16是显示根据图15流程图的微处理器操作一例子的时序图。 图17是显示在图1中硬件信号量118的一方块图。 图18是显示当一核102读取硬件信号量118的操作流程图。 图19是显示当一核写入硬件信号量的操作流程图。 图20是显示当微处理器使用硬件信号量以执行需一资源独占所有权的操作流程 图。 图21是显示根据图3流程图的核发出非睡眠同步请求操作一例子的时序图。 图22是显示配置微处理器的一程序流程图。 图23是显示根据另一实施例中配置微处理器的一程序流程图。 图24是显示根据另一实施例的一多核微处理器的方块图。 图25是显示一微码修补架构的方块图。 图26A?26B是显示图24中该微处理器以传播图25的一微码修补至该微处理器 的多核的一操作流程图。 图27是显不根据图26A?26B流程图的一微处理器操作的一例子的时序图。 图28是显示根据另一实施例的一多核微处理器的方块图。 图29A?29B是显不根据另一实施例的图28中该微处理器用以传播一微码修补 至该微处理器的多个核的一操作流程图。 图30是显示图24的微处理器用以修补一服务处理器程序码的流程图。 图31是显示根据另一实施例的一多核微处理器的方块图。 图32是显示图31中该微处理器用以传播一 MTRR更新至该微处理器的多个核的 一操作流程图。 其中，附图中符号的简单说明如下： 100 :多核微处理器；102A、102B、102N:核A、核B、核N;103 :非核；104 :控制单元； 106 :状态暂存器；108A、108B、108C、108D、108N:同步暂存器；108E、108F、108G、108H :影子 同步暂存器；114 :熔断器；116 :专用随机存取存储器；118 :硬件信号量；119 :共享高速缓 冲存储器；122A、122B、122N :时脉信号；124A、124B、124N :中断信号；126A、126B、126N :数 据信号；1284、1288、128^电能控制信号；202:控制字 ；204:唤醒事件；206:同步控制； 208 :电源闸；212 :睡眠；214 :选择性唤醒；222 :S ;224 :C ;226 :同步状态或C-状态；228 : 核集合；232 :强迫同步；234 :选择性同步中止；236 :停用核；242 :状态字；244 :唤醒事件； 246 :最低常用C-状态；248 :错误码；252 :配置字；254-0?254-7 :致能；256 :本地核数量； 258 :晶体数量；302、304、305、306、312、314、316、318、322、326、328、332、334、336:步骤； 402A、402B :晶体间总线单元A、晶体间总线单元B ;404 :晶体间总线；406A、406B :晶体A、 晶体 B ;502、504、505、508、514、516、518、524、526、528、532 :步骤；702、704、706、708、714、 716、717、718、724、726、727、728、744、746、747、748、749、752 :步骤；902、904、906、907、 908、909、914、916、919、921、924 :步骤；1102、1104、1106、1108、1109、1121、1124、1132、 1134、1136、1137 :步骤；1402、1404、本文档来自技高网...

【技术保护点】
一微处理器，其特征在于，包括：多个处理核；一资源，由上述多个处理核所共享；以及一硬件信号量，由上述多个处理核的每一处理核在一非架构地址空间内读取及写入，其中上述多个处理核的每一处理核被配置为写入上述硬件信号量以请求上述资源的所有权，并且由上述硬件信号量读取并决定是否取得上述所有权；以及上述多个处理核的每一处理核被配置为写入上述硬件信号量以放弃上述资源的所有权。

【技术特征摘要】
2013.08.28 US 61/871,206;2013.12.16 US 61/916,338;1. 一微处理器，其特征在于，包括： 多个处理核； 一资源，由上述多个处理核所共享；以及 一硬件信号量，由上述多个处理核的每一处理核在一非架构地址空间内读取及写入， 其中上述多个处理核的每一处理核被配置为写入上述硬件信号量以请求上述资源的 所有权，并且由上述硬件信号量读取并决定是否取得上述所有权；以及 上述多个处理核的每一处理核被配置为写入上述硬件信号量以放弃上述资源的所有 权。2. 根据权利要求1所述的微处理器，其特征在于，上述资源包括一由上述多个处理核 所共享的高速缓冲存储器。3. 根据权利要求2所述的微处理器，其特征在于，上述多个处理核的每一处理核被配 置为写入及读取上述硬件信号量直到取得上述多个处理核的每一处理核为止，在执行一高 速缓冲控制操作至上述共享高速缓冲存储器之前已取得上述共享高速缓冲存储器的所有 权。4. 根据权利要求3所述的微处理器，其特征在于，上述高速缓冲控制操作被执行至上 述共享高速缓冲存储器包括由上述共享高速缓冲存储器中的修改高速缓冲线写回至系统 存储器，以及使上述共享高速缓冲存储器失效。5. 根据权利要求1所述的微处理器，其特征在于，上述资源包括一由上述多个处理核 的每一处理核读取及写入的非架构存储器。6. 根据权利要求5所述的微处理器，其特征在于，上述非架构存储器被配置为储存一 可信赖平台模组状态，其中上述可信赖平台模组在上述多个处理核的至多一处理核上的微 码中于任一即时时间被执行。7. 根据权利要求6所述的微处理器，其特征在于，上述多个处理核的每一处理核由上 述非架构存储器中读取上述可信赖平台模组状态并开始执行上述可信赖平台模组之前，先 经由上述硬件信号量取得储存在上述非架构存储器中的上述可信赖平台模组状态的所有 权。8. 根据权利要求1所述的微处理器，其特征在于，上述资源包括一控制暂存器，其中上 述控制暂存器控制上述多个处理核的每一处理核各自的一操作方面。9. 根据权利要求8所述的微处理器，其特征在于，在上述多个处理核的每一处理核更 新上述控制暂存器之前，先经由上述硬件信号量先取得上述控制暂存器的所有权。10. 根据权利要求9所述的微处理器，其特征在于，上述控制暂存器包括上述多个处理 核的每一处理核用以控制上述处理核的上述操作方面的一分开的各自栏位，其中仅上述处 理核更新上述各自栏位，但上述多...

【专利技术属性】
技术研发人员：G·葛兰·亨利，泰瑞·派克斯，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：中国台湾;71