用于堆叠的存储器架构的内建自测试制造技术

本发明专利技术公开了用于堆叠的存储器架构的内建自测试。存储器设备的实施例包括：存储器堆叠，其包括一个或多个DRAM（动态随机存取存储器）元件；和用于控制存储器堆叠的系统元件。所述系统元件包括用以针对存储器堆叠而生成写测试事件或读测试事件的内建自测试（BIST）引擎、用以从BIST引擎接收用于写测试事件或读测试事件的测试数据的测试接口，以及存储器控制器，存储器控制用以从测试接口接收测试数据的至少一部分并且在存储器堆叠的DRAM元件处实现写测试事件或读测试事件。

【技术实现步骤摘要】
【国外来华专利技术】用于堆叠的存储器架构的内建自测试
本专利技术的实施例一般地涉及电子设备的领域，并且更具体地涉及用于堆叠的存储器架构的内建自测试。
技术介绍
为了为计算操作提供更为密集的存储器，已经发展了涉及具有多个紧密耦合的存储器元件的存储器设备（其可以被称作3D堆叠的存储器或堆叠的存储器）的概念。3D堆叠的存储器可以包括所耦合的DRAM（动态随机存取存储器）存储器元件的层或封装，其可以被称作存储器堆叠。堆叠的存储器可以被用来在单个设备或封装中提供大量计算机存储器，其中所述设备或封装还可以包括某些系统组件，诸如存储器控制器和CPU（中央处理单元）。虽然堆叠的存储器技术允许为各种各样的不同设备提供存储器设备，但是堆叠的存储器架构在个体存储器设备的制造中产生附加成本和复杂度，以及利用了可能生成存储器设备中缺陷的过程和结构。然而，用于常规存储器的测试可能不足以用于堆叠的存储器设备，所述堆叠的存储器设备包括由系统元件所控制的多个互连的存储器层。
技术实现思路
本专利技术的实施例一般而言目的在于用于堆叠的存储器架构的内建自测试。如本文所使用的：“3D堆叠的存储器”（其中3D指示三维）或“堆叠的存储器”意味着包括多个耦合的存储器层、存储器封装或其它存储器元件的计算机存储器。存储器可以是竖直堆叠或水平（诸如并排）堆叠的，或者以其它方式包含被耦合在一起的存储器元件。特别地，堆叠的存储器DRAM设备或系统可以包括具有多个DRAM层的存储器设备。堆叠的存储器设备还可以包括所述设备中的系统元件，诸如CPU（中央处理单元）、存储器控制器和其它相关系统元件。在一些实施例中，一种装置、系统或方法提供了用于堆叠的存储器架构的内建自测试接口。随着堆叠的DRAM标准（如WideIO）的出现，利用由硅通孔（TSV）制造技术所生成的互连，一个或多个DRAM晶片在相同封装中与芯片上系统（SoC）晶片堆叠或以其它方式耦合在一起。TSV和WideIODRAM（以及未来的存储器标准）的组合可以结果产生面积节省、平台功率节省以及性能提高。然而，用于堆叠的存储器的装配过程和TSV制造可能潜在地引入缺陷，并且存储器设备因此可能需要严格的DRAM测试。在一些实施例中，存储器系统的BIST（内建自测试）引擎被用来测试存储器设备的存储器。在一些实施例中，装置或系统将BIST引擎用于系统芯片，其于是可以在针对DRAM测试进行很少修改的情况下被加以利用。通常通过使用直接测试访问、使用供应商接口、使用功能模式或者使用IO测试引擎来测试DRAM。对于在堆叠的存储器架构中不包括TSV的传统DRAM而言，对于测试DRAM存储器单元的需求可能是最小的。然而，诸如TSV制造过程和SOC热辐射之类的因素可能在堆叠的DRAM架构中引入缺陷或引入可靠性担忧。在一些实施例中，提供专用BIST引擎来测试DRAM。在一些实施例中，逻辑管芯包括测试电路，其中存储器设备进行操作以利用逻辑管芯测试电路来测试存储器设备的DRAM，诸如一个或多个DRAM层，诸如逻辑管芯之上的DRAM层。在一些实施例中，存储器设备允许利用并再用所述逻辑结构以测试存储器堆叠中的存储器。BIST引擎通常包括控制器以及与存储器对接的比较器逻辑。计算机芯片中的常规BIST引擎可以包括能够为给定算法生成对存储器的地址和数据的控制器，以及对预期数据与来自存储器的实际数据进行比较的比较器逻辑。BIST控制器能够为给定算法生成对存储器的地址和数据。比较器逻辑用以通过将预期数据与来自存储器的实际数据进行比较而检测故障。然而，这样的BIST引擎局限于特定的实现和存储器。在一些实施例中，读和写请求、地址以及数据（在读的情况下为写数据和预期数据二者）被存储在诸如FIFO（先进先出）存储器之类的测试数据存储器中，以用于利用BIST引擎进行操作。在一些实施例中，当FIFO存储器满了时，BIST引擎时钟断开（gatedoff）。在一些实施例中，实现状态机逻辑以从FIFO存储器取出数据，并且基于所取出的数据，向存储器控制器发送写或读请求。在一些实施例中，可以包括以对于存储器控制器可理解的格式来对读和写请求进行编码的逻辑。一旦完成了给定的读或写事务，如果附加条目如果可用，则状态机就可以取出下一个FIFO条目。计算机芯片可以包括用于对芯片上的存储器进行测试的BIST引擎，其中这样的BIST引擎通常将不会理解DRAM存储器。在一些实施例中，为了堆叠的存储器架构的自测试而提供BIST逻辑（诸如被再用于扩展用途的芯片逻辑）。在一些实施例中，BIST逻辑的BIST引擎，诸如用于存储器设备的SoC的现有BIST引擎，利用存储器设备的存储器控制器来提供DRAM协议实现。在一些实施例中，BIST逻辑包括FIFO存储器（或用以存储或传输数据的其它测试数据存储器元件）和对存储器控制器的状态机接口。在一些实施例中，BIST引擎输出读和写请求、地址以及数据（在读的情况下为写数据和预期数据二者），并且FIFO存储器被实现以逐个循环地存储该信息。在一些实施例中，状态机逻辑被实现以从FIFO存储器进行取出，并且写或读请求被发送至存储器控制器。在一些实施例中，提供了比较器逻辑，其除了进行操作以检测故障之外还包括FIFO存储器和状态机。在一些实施例中，可以添加逻辑而以对于存储器控制器可理解的格式来对读和写请求进行编码。一旦完成了给定的n个读/写事务，如果下一个FIFO条目可用，则状态机将其取出。在一些实施例中，状态机也可以被实现为一次读两个（或更多）FIFO条目而使得背靠背的读-写、读-读、写-写和写-读请求可以被发送至DRAM。在一些实施例中，当FIFO存储器满了时（或者FIFO存储器的其它类似存储状态）或者在DRAM刷新的情况下，BIST引擎时钟断开或者以其它方式被禁用。在特定实现中，BIST引擎可以生成某些数量的条目，从而为这样的操作生成地址和数据。在一些实施例中，所生成的数据被逐个循环地读取以填充FIFO存储器，其中在FIFO满了时禁用时钟。在一些实施例中，状态机独立于BIST引擎进行操作，所述状态机查看或检查FIFO并且发现具有取出地址和使能的条目。在一些实施例中，存储器控制器具有或者从FIFO获取按所需格式的用于存储器的测试操作的数据，其中存储器控制器可以没有与对于DRAM的恰当格式相关的信息。在一些实施例中，在存储器控制器正刷新DRAM或者以其它方式繁忙的时间期间，BIST引擎也可以时钟门控（gated）。在一些实施例中，数据以与DRAM相兼容的方式进行格式化以便对于测试进行实现，其中格式化可以与根据JEDEC标准的WideIO相兼容，或者可以与用于存储器的任何现有或未来标准相兼容。附图说明在附图的各图中作为示例而非作为限制地图示了本专利技术的实施例，其中同样的参考标号指代类似的元件。图1图示了3D堆叠的存储器的实施例；图2图示了用于堆叠的存储器架构的内建自测试的实施例；图3图示了用于堆叠的存储器架构的内建自测试的实施例的组件；图4A是用以图示用于堆叠的存储器的数据写自测试过程的实施例的流程图；图4B是用以图示用于堆叠的存储器的数据读自测试过程的实施例的流程图；图5是包括用于堆叠的存储器内建自测试的元件的装置或系统的实施例的图示；和图6图示了包括具有内建自测试元件的堆叠存储器的计算系本文档来自技高网...

【技术保护点】
一种存储器设备，包括：存储器堆叠，其包括一个或多个DRAM（动态随机存取存储器）元件；和用于控制存储器堆叠的系统元件，所述系统元件包括：　　用以针对存储器堆叠而生成写测试事件或读测试事件的内建自测试（BIST）引擎，　　用以从BIST引擎接收用于写测试事件或读测试事件的测试数据的测试接口，和　　存储器控制器，存储器控制用以从测试接口接收测试数据的至少一部分并且在存储器堆叠的DRAM元件处实现写测试事件或读测试事件。

【技术特征摘要】
【国外来华专利技术】1.一种存储器设备，包括：存储器堆叠，其包括一个或多个DRAM（动态随机存取存储器）元件；和用于控制存储器堆叠的系统元件，所述系统元件包括：用以针对存储器堆叠而生成写测试事件或读测试事件的内建自测试（BIST）引擎，用以从BIST引擎接收用于写测试事件或读测试事件的测试数据的测试接口，其中所述测试接口还包括：测试数据存储器，用以存储用于写测试事件或读测试事件的测试数据；以及格式器，用以针对DRAM元件来格式化所述测试数据的至少一部分，以生成经格式化的测试数据，和存储器控制器，存储器控制器用以从测试接口接收经格式化的测试数据并且在存储器堆叠的DRAM元件处实现写测试事件或读测试事件。2.根据权利要求1所述的存储器设备，其中用于写测试事件的测试数据包括写使能、要被写至的存储器地址以及要在存储器地址处被写的数据。3.根据权利要求1所述的存储器设备，其中用于读测试事件的测试数据包括读使能、要被读自的存储器地址以及用于比较的预期数据。4.根据权利要求1所述的存储器设备，其中所述测试数据存储器是FIFO（先进先出）存储器。5.根据权利要求1所述的存储器设备，其中所述测试数据存储器用以响应于存储器的存储状态或存储器控制器的状态而向BIST引擎提供信号。6.根据权利要求5所述的存储器设备，其中所述信号是用于BIST引擎的时钟禁用信号。7.根据权利要求1所述的存储器设备，其中所述测试接口此外包括状态机，所述状态机用以从存储器获得用于写测试事件或读测试事件的测试数据的至少一部分。8.根据权利要求7所述的存储器设备，其中所述状态机用以将用于写测试事件或读测试事件的测试数据的至少一部分提供至格式器。9.根据权利要求1所述的存储器设备，其中所述测试接口此外包括比较器，所述比较器用以将响应于读测试事件而从存储器堆叠所获得的数据与预期数据进行比较。10.根据权利要求9所述的存储器设备，其中所述比较器用以响应于所获得数据与预期数据的比较而生成信号。11.根据权利要求10所述的存储器设备，其中所述信号是去往BIST引擎的信号以指示比较的失败。12.一种用于存储器设备的内建自测试的方法，包括：由系统元件的内建自测试（BIST）引擎生成测试事件，所述测试事件是针对存储器设备的DRAM（动态随机存取存储器）存储器的读测试事件或写测试事件；在系统元件的测试接口处接收测试数据，所述测试接口包括测试数据存储器；在测试数据存储器中存储用于写测试事件或读测试事件的测试数据；通过格式器针对DRAM元件来格式化所述测试数据的至少一部分，以生成经格式化的测试数据；将经格式化的测试数据提供至存储器设备的存储器控制器；以及由存储器控制器来实现测试事件。13.根据权利要求12所述的方法，此外包括响应于存储器...

【专利技术属性】
技术研发人员：D科布拉，D齐默曼，VK纳塔拉简，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US