本公开的实施例涉及具有多个管芯的三维(3D)集成的集成电路(IC)封装组件，以及对应的制造方法和包含这种3D IC封装组件的系统。可在诸如微处理器管芯的第一管芯上形成无凸块建立层(BBUL)封装衬底。激光辐射可用于在管芯背面薄膜中形成开口以暴露第一管芯的背侧上的TSV焊盘。诸如存储器管芯堆叠的第二管芯可通过在对应的第一和第二管芯的TSV之间形成的管芯互连耦合至第一管芯。可施加底部填充材料以填充第一和第二管芯之间的任何剩余间隙中的一些或所有，和/或可密封剂施加于第二管芯和/或封装衬底上。可描述和/或要求保护其它的实施例。
【技术实现步骤摘要】
【专利摘要】本公开的实施例涉及具有多个管芯的三维(3D)集成的集成电路(IC)封装组件，以及对应的制造方法和包含这种3D?IC封装组件的系统。可在诸如微处理器管芯的第一管芯上形成无凸块建立层(BBUL)封装衬底。激光辐射可用于在管芯背面薄膜中形成开口以暴露第一管芯的背侧上的TSV焊盘。诸如存储器管芯堆叠的第二管芯可通过在对应的第一和第二管芯的TSV之间形成的管芯互连耦合至第一管芯。可施加底部填充材料以填充第一和第二管芯之间的任何剩余间隙中的一些或所有，和/或可密封剂施加于第二管芯和/或封装衬底上。可描述和/或要求保护其它的实施例。【专利说明】具有嵌入在封装中的硅通孔（TSV)管芯的多芯片集成
本公开的实施例一般涉及集成电路的领域，并且更具体地涉及用于实现具有多个 管芯的三维（3D)集成的集成电路（1C)封装组件的技术和配置。
技术介绍
当形状因数不断缩小时，消费者对移动设备中更快的处理速度和增加的存储容量 的需求持续上升。近来，1C行业已开始实施利用层叠封装（PoP)或采用硅通孔（TSV)的直 接管芯到管芯互连的倒装芯片封装和外围器件的三维（3D)集成。然而，目前可利用的技术 不提供使用更薄的封装衬底，诸如，3D集成方案中的无凸块建立层。 附图简述 通过结合附图的以下详细描述将容易理解多个实施例。为了便于该描述，相同的 附图标记指示相同结构的元件。在附图的多个图中通过示例而非作为限制地说明多个实施 例。 图la-lc示出了根据多个实施例的示例集成电路（1C)封装组件及其部分的截面 侧视示意图。 图2示意性地示出了根据一些实施例的用于制造1C封装组件的方法的流程图。 图3a_3g示意性地示出了根据多个实施例的1C封装组件制造的多个阶段。 图4示意性地示出了根据一些实施例的用于制造1C封装组件的方法的流程图。 图5a_5g示意性地示出了根据多个实施例的1C封装组件制造的多个阶段。 图6a-6f示意性地示出了根据多个实施例的1C封装组件制造的多个阶段。 图7示意性地示出根据多个实施例的计算设备。 详细描述 本公开的实施例描述了用于1C封装组件中的3D多芯片集成的技术和配置。在以 下描述中，将使用本领域技术人员所通常使用的术语来描述示例性实现的各个方面，以向 其他本领域技术人员传达它们的工作的实质。然而，对本领域技术人员将显而易见的是，仅 采用所描述方面中的一些也可实施本公开。为了说明的目的，陈述具体的数字、材料和配置 以提供对示例性实现的全面理解。然而，本领域技术人员将可理解，没有这些特定细节也可 实施本公开的实施例。在其他实例中，省略或简化已知特征以不模糊示例性实现。 在以下详细描述中，参照形成本说明书的一部分的附图，其中在全部附图中相同 的标记指示相同的部件，并且在附图中以可实施本公开的主题的示例实施例的方式显示。 将理解，可利用其它实施例，且可做出结构上或逻辑上的改变，而不偏离本公开的范围。因 此，以下详细描述不应按照限制性意义来理解，且多个实施例的范围由所附权利要求及其 等价方案来限定。 为了本公开的目的，短语"A和/或B"表示⑷、⑶或（A和B)。为了本公开的 目的，短语 "A、B 和 / 或 C" 表示（A)、（B)、（C)、（A 和 B)、（A 和 C)、（B 和 C)或（A、B 和 C)。 说明书可使用基于视角的描述，诸如顶部/底部、内/外、上/下等等。这种描述 仅用于便于讨论并且不旨在将本文所描述的实施例的应用限制在任何特定方向。 说明书可使用短语"在实施例中"或"在多个实施例中"，它们均可表示相同或不 同实施例中的一个或多个。此外，有关本公开的多个实施例使用的术语"包括"、"包含"、"具 有"等等是同义的。 本文可使用术语"与……耦合"及其派生词。"耦合"可表示以下一个或多个。"耦 合"可表示两个或多个元件直接物理或电气接触。然而，"耦合"还可表示两个或多个元件 彼此间接接触，但仍彼此协作或交互，以及可表示一个或多个其他元件被耦合或连接在所 述将彼此耦合的元件之间。术语"直接耦合"可表示两个或多个元件直接接触。 在各个实施例中，短语"在第二特征上形成、沉积或以其他方式设置第一特征"，可 表示第一特征被形成、沉积、或设置在第二特征之上，并且第一特征的至少一部分可与第二 特征的至少一部分直接接触（例如，直接物理和/或电接触）或间接接触（在第一特征和 第二特征之间具有一个或多个其他特征）。 为了便于参考，用三位数字标记在附图中所示的1C封装组件部件，其中第一位数 字对应于图号（例如，图la-lc的特征被标记为"1XX"）而第二和第三位数字识别部件。因 此，虽然可参照特定附图（例如，图la-lc的第一管芯102a)描述1C封装组件部分，但描 述应当被理解为同样地应用于其他附图的对应部件。例如，图3a_3g的第一管芯302a、图 5a-5g的第一管芯502、图6a-6f的第一管芯602a以及图7的第一管芯702a可具有针对图 la-lc的第一管芯102a描述的任何或所有特征/配置。 如本文所使用的，短语"硅通孔"或"TSV"可用于提及至少部分地通过管芯或其他 半导体衬底/器件（诸如，插入器）延伸的导电通孔。即使当半导体材料由不是硅的材料 组成时，短语"硅通孔"或"TSV"也可用于此类导电特征。 在本文中所描述的实施例提供三维（3D)集成电路（1C)封装组件配置和对应的制 造技术。在多个实施例中，1C封装组件可包括嵌入在封装衬底中的第一管芯、与第一管芯 耦合的第二管芯以及设置在第一和第二管芯之间的粘合层。第一管芯可以是诸如具有一个 或多个TSV的微处理器/CPU，以及封装衬底可以是无凸块建立层（BBUL)封装衬底。在一些 实施例中，封装衬底可以是无芯衬底。在多个实施例中，第二管芯可以是具有通过TSV耦 合的多个存储器管芯的存储器管芯堆叠，以及粘合层可以是管芯背面薄膜（DBF)层。在多 个实施例中，可在粘合层中形成开口。在第一管芯上的TSV焊盘和在第二管芯上的TSV焊 盘可定位在开口的相对侧并且与管芯互连耦合以形成导电路径。在一些实施例中，可将密 封剂施加于第二管芯之上，和/或底部填充材料可用于填充粘合层中的开口或粘合层和第 二管芯之间的其他剩余空间。 在一些实施例中，可在第一管芯上形成封装衬底之前在粘合层中形成开口。在其 他实施例中，可在形成封装衬底之后在粘合层中形成开口。在多个实施例中，可通过采用激 光图案化投影（LPP)工具选择性地将粘合层的一部分暴露至激光能量来形成开口。在其他 实施例中，可通过用激光扫描系统（例如，电扫描器（galvano scanner))扫描粘合层或粘 合层的一部分应用激光能量。在多个实施例中，激光可以是UV激光。 图la-lc示出了根据多个实施例的集成电路（1C)封装组件100的示意截面侧视 图。首先参照图la，1C封装组件100可包括嵌入在封装衬底104中的第一管芯102a、与第 一管芯102a耦合的第二管芯102b、以及与封装衬底104耦合的电路板122。在一些实施例 中，第二管芯102b可包括以堆叠的三维（3D)配置（例如，图lb的管本文档来自技高网...
【技术保护点】
一种封装组件，包括：具有多个建立层的封装衬底；嵌入到所述封装衬底中的第一管芯，所述第一管芯具有第一侧、第二侧、第一硅通孔(TSV)以及电路由特征，所述第一侧具有一个或多个晶体管，第二侧与第一侧相对，电路由特征设置在所述第二侧上，其中所述电路由特征通过第一TSV与一个或多个晶体管中的至少一个晶体管电耦合；以及与所述第一管芯的第二侧耦合的第二管芯，所述第二管芯具有第二TSV，其中所述第二TSV与第一TSV电耦合。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：D·A·劳瑞恩，李永刚，R·N·马内帕利，J·索托冈萨雷斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。