一种用于流水线型模数转换器的时钟占空比校准电路制造技术

本发明专利技术提供一种用于流水线型模数转换器的时钟占空比校准电路，包括：上升沿检测电路，用于获取低电平窄脉冲信号；下降沿检测电路，用于获取高电平窄脉冲信号；输出控制电路，用于根据低电平窄脉冲信号和高电平窄脉冲信号输出时钟信号；电荷泵环路，用于将输出时钟信号的占空比偏差信号转化为第一电压信号；压控延时电路，用于将第一电压信号进行延时处理，得到第二电压信号，并输出给上升沿检测电路；上升沿检测电路获取第二电压信号的低电平窄脉冲信号，通过输出控制电路输出预设占空比时钟信号。通过采用单边沿微分电路控制输出时钟信号，利用电荷泵环路完成对输出时钟占空比的检测，控制压控延迟电路的延迟时间，输出精确的占空比时钟信号。

【技术实现步骤摘要】
一种用于流水线型模数转换器的时钟占空比校准电路
本专利技术涉及电子
，特别涉及一种用于流水线型模数转换器的时钟占空比校准电路。
技术介绍
分辩率在八到十六位并且采样频率在几兆到几百兆的典型流水线型模数转换器中，需要利用输入时钟的两个边沿来产生核心电路所需要的各种定时信号，时钟上升沿用于采样相输入信号和偶数级流水线的量化工作，下降沿用于保持相输入信号和奇数级流水线的量化工作，故时钟占空比必须正好维持在50％。另外在输入信号频率越来越高的情况下(因后有影响越来越大)，时钟抖动对整个系统的转换精度以及信噪比等性能的影响会越来越大。然而时钟信号源由外部晶振产生，其占空比和精度均无法稳定地满足整体A/D转换器的要求。时钟占空比电路可以利用传统的锁相环(PLL)或延迟锁相环(DLL)来完成。然而传统PLL电路和DLL电路都只能够锁定输入输出信号的频率和相位，并不能够实现既定的占空比指标。再者模数转换器需要对模拟数据进行采样，因此时钟信号的性能对整个系统的性能非常重要。时钟抖动是时钟边沿的位置变化，将导致采样误差，从而直接导致整体模数转换器输出精度的误差。随着模拟输入信号频率的上升，时钟抖动所造成的转换误差会加大。模拟输入信号的频率增加意味着输入信号的斜率在增大，相同的抖动会使采样误差更大进而造成的更大的转换误差。另外同样频率输入信号下，模数转换器分辨率也会影响抖动所造成转换误差的相对大小。所以时钟抖动带来的误差会随着模数转换器的分辨率以及输入信号的频率增加而对系统的影响越来越大。
技术实现思路
本专利技术的目的在于提供一种用于流水线型模数转换器的时钟占空比校准电路，解决了现有技术中传统锁相环或延迟锁相环都只能锁定输入输出信号的频率和相位，不能实现既定的占空比指标的问题。为了达到上述目的，本专利技术提供一种用于流水线型模数转换器的时钟占空比校准电路，包括：上升沿检测电路，用于获取低电平窄脉冲信号；下降沿检测电路，用于获取高电平窄脉冲信号；输出控制电路，用于根据所述低电平窄脉冲信号和所述高电平窄脉冲信号输出时钟信号；电荷泵环路，用于将所述输出时钟信号的占空比偏差信号转化为第一电压信号；压控延时电路，用于将所述第一电压信号进行延时处理，得到第二电压信号，并输出给所述上升沿检测电路；所述上升沿检测电路获取所述第二电压信号的低电平窄脉冲信号，通过所述输出控制电路输出预设占空比时钟信号。其中，所述输出控制电路包括：第一PMOS管M1和第一NMOS管M2；其中，所述第一PMOS管M1的源极接高电平，所述第一PMOS管M1的栅极接所述上升沿检测电路的输出端，所述第一PMOS管M1的漏极与所述第一NMOS管M2的漏极连接并输出所述时钟信号，所述第一NMOS管M2的源极接地，所述第一NMOS管M2的栅极接所述下将沿检测电路的输出端。其中，所述下降沿检测电路包括：第二PMOS管MP1、第三PMOS管MP2、第二NMOS管MN1、第一反相器I1、第二反相器I2、第三反相器I3、第四反相器I4、第五反相器I5、第六反相器I6、第七反相器I7以及第一或非门NOR；其中，反向输入时钟信号Clkin-一方面与所述第三反相器I3连接，另一方面串联所述第一反相器I1、第二反相器I2，所述第二反相器I2的输出端与所述第三PMOS管MP2的栅极连接，所述第三PMOS管MP2的源极接高电平，所述第三PMOS管MP2的漏极与所述第二PMOS管MP1的源极连接，所述第二PMOS管MP1的漏极和所述第二NMOS管MN1的漏极连接并与所述第七反相器I7的输入端连接，所述第二NMOS管MN1的源极接地；所述第七反相器I7的输出端与所述第一或非门NOR的输入端连接，所述第一或非门NOR的另一输入端与所述第三反相器I3的输出端连接；所述第一或非门NOR的输出端与所述第一NMOS管M2的栅极连接；所述输出控制电路输出的时钟信号Clkout+串联所述第四反相器I4、第五反相器I5和第六反相器I6后与所述第二PMOS管MP1的栅极和所述第二NMOS管MN1的栅极连接，所述第二PMOS管MP1的栅极和所述第二NMOS管MN1的栅极相连。其中，所述上升沿检测电路包括：第四PMOS管Mp3、第三NMOS管Mn2、第四NMOS管Mn3、第五NMOS管Mn4、第八反相器I8、第九反相器I9、第十反相器I10、第十一反相器I11、第十二反相器I12和第一与非门NAND；其中，所述输出控制电路输出的时钟信号Clkout+串联所述第十反相器I10、第十一反相器I11和第十二反相器I12后连接所述第四PMOS管Mp3的栅极和所述第三NMOS管Mn2栅极，所述第四PMOS管Mp3的栅极和所述第三NMOS管Mn2栅极相连；所述第四PMOS管Mp3的源极接高电平，所述第四PMOS管Mp3的漏极与所述第三NMOS管Mn2的漏极连接并与所述第九反相器I9的输入端连接；所述第九反相器I9的输出端与所述第一与非门NAND的输入端连接；所述第一与非门NAND的另一输入端与正向输入时钟信号Clkin+及所述第二电压信号(Vdelay)连接，所述第一与非门NAND的输出端与所述第一PMOS管M1的栅极连接；所述第三NMOS管Mn2的源极与所述第四NMOS管Mn3的漏极连接，所述第四NMOS管Mn3的源极与所述第五NMOS管Mn4的漏极连接，所述第五NMOS管Mn4的源极接地；所述第五NMOS管Mn4的栅极接第一使能控制信号Enable1，所述正向输入时钟信号Clkin+及所述第二电压信号Vdelay连接所述第八反相器I8后与所述第四NMOS管Mn3的栅极连接。其中，所述电荷泵环路包括：启动电路，电荷泵，二阶低通滤波器以及抖动退化放大器；其中，所述启动电路用于对结合式电荷泵的初始状态进行设置；所述电荷泵用于将所述输出控制电路输出的时钟信号的占空比偏差信号转化为两个电流信号；所述二阶低通滤波器用于将所述电荷泵输出的两个电流信号转化为相互跟随的电压信号；所述抖动退化放大器用于将所述相互跟随的电压信号转化为所述第一电压信号。其中，所述启动电路包括：第二或非门NOR1、第二与非门NAND1、第三与非门NAND2、第十三反相器I13、第十四反相器I14、第十五反相器I15、第一传输门T1、第二传输门T2、第三传输门T3和第四传输门T4；其中，所述输出控制电路输出的时钟信号Clkout+和第二使能控制信号Enable2作为第二或非门NOR1的输入，所述第二或非门NOR1的输出一方面作为第二与非门NAND1的一个输入，另一方面也作为所述第三与非门NAND2的一个输入；一电源VDD接所述第一传输门T1的输入端，所述第一传输门T1的控制信号反相端口接正向输入时钟信号Clkin+，所述第一传输门T1的控制信号正相端口接反向输入时钟信号Clkin-，所述第一传输门T1的输出端与所述第二传输门T2的输入端连接并与所述第二与非门NAND1的另一个输入端连接，所述第二传输门T2的控制信号反相端口接反向输入时钟信号Clkin-，所述第二传输门T2的控制信号正相端口接正向输入时钟信号Clkin+；所述第二传输门T2的输出端和所述第二与非门NAND1的输出端连接并串联所述第十三反相器I13后作为所述第三传输门T3的输入，所述第三传输门T3的控本文档来自技高网...

【技术保护点】
一种用于流水线型模数转换器的时钟占空比校准电路，其特征在于，包括：上升沿检测电路，用于获取低电平窄脉冲信号；下降沿检测电路，用于获取高电平窄脉冲信号；输出控制电路，用于根据所述低电平窄脉冲信号和所述高电平窄脉冲信号输出时钟信号；电荷泵环路，用于将所述输出时钟信号的占空比偏差信号转化为第一电压信号；压控延时电路，用于将所述第一电压信号进行延时处理，得到第二电压信号，并输出给所述上升沿检测电路；所述上升沿检测电路获取所述第二电压信号的低电平窄脉冲信号，通过所述输出控制电路输出预设占空比时钟信号。

【技术特征摘要】
1.一种用于流水线型模数转换器的时钟占空比校准电路，其特征在于，包括：上升沿检测电路，用于获取低电平窄脉冲信号；下降沿检测电路，用于获取高电平窄脉冲信号；输出控制电路，用于根据所述低电平窄脉冲信号和所述高电平窄脉冲信号输出时钟信号；电荷泵环路，用于将所述输出时钟信号的占空比偏差信号转化为第一电压信号；压控延时电路，用于将所述第一电压信号进行延时处理，得到第二电压信号，并输出给所述上升沿检测电路；所述上升沿检测电路获取所述第二电压信号的低电平窄脉冲信号，通过所述输出控制电路输出预设占空比时钟信号；其中，所述电荷泵环路包括：启动电路，电荷泵，二阶低通滤波器以及抖动退化放大器；其中，所述启动电路用于对结合式电荷泵的初始状态进行设置；所述电荷泵用于将所述输出控制电路输出的时钟信号的占空比偏差信号转化为两个电流信号；所述二阶低通滤波器用于将所述电荷泵输出的两个电流信号转化为相互跟随的电压信号；所述抖动退化放大器用于将所述相互跟随的电压信号转化为所述第一电压信号；其中，所述二阶低通滤波器包括：第一电阻(R11)、第二电阻(R12)、第一电容(C2)、第二电容(C11)和第三电容(C12)；其中，所述第二电容(C11)、所述第一电阻(R11)、所述第一电容(C2)、所述第二电阻(R12)和所述第三电容(C12)依次串联，所述第二电容(C11)的另一端接地，所述第三电容(C12)的另一端接地；所述第二电容(C11)和所述第一电阻(R11)的连接处一方面与与所述第一电流信号(Ic2)连接，另一方面输出第一偏置信号(Vc2)；所述第二电阻(R12)和所述第三电容(C12)的连接处一方面与所述第二电流信号(Ic1)连接，另一方面输出第二偏置信号(Vc1)；所述抖动退化放大器包括：第八PMOS管(M21)、第九PMOS管(M23)、第十PMOS管(M27)、第十一PMOS管(M29)、第十NMOS管(M22)、第十一NMOS管(M24)、第十二NMOS管(M25)、第十三NMOS管(M26)、第十四NMOS管(M28)、第十五NMOS管(M20)和第三电阻(R2)；其中，所述第八PMOS管(M21)的源极接一电源(VDD)，所述第八PMOS管(M21)的栅极与所述第九PMOS管(M23)的栅极相连，所述第八PMOS管(M21)的漏极与所述第十NMOS管(M22)的漏极连接，所述第十NMOS管(M22)的栅极与所述第十三NMOS管(M26)的栅极相连，所述第十NMOS管(M22)的源极接地；所述第十三NMOS管(M26)的源极接地，所述第十三NMOS管(M26)的漏极与所述第十一NMOS管(M24)的源极和所述第十二NMOS管(M25)的源极连接，所述第十一NMOS管(M24)的栅极和漏极短接并一方面与所述第一偏置信号(Vc2)连接，另一方面与所述第九PMOS管(M23)的漏极连接，所述第九PMOS管(M23)的源极接所述电源(VDD)；所述电源(VDD)还与所述第十二NMOS管(M25)的漏极连接，所述第十二NMOS管(M25)的栅极与所述第十PMOS管(M27)的栅极连接并与所述第二偏置信号(Vc1)连接；所述第十PMOS管(M27)的源极与第三电阻(R2)连接，所述第三电阻(R2)的另一端与所述电源(VDD)连接，所述第十PMOS管(M27)的漏极与所述第十四NMOS管(M28)的漏极连接，所述第十四NMOS管(M28)的源极接地，所述第十五NMOS管(M20)的栅极和漏极短接后与所述第十四NMOS管(M28)的栅极连接，且与所述第十一PMOS管(M29)的栅极和漏极连接并输出所述第一电压信号(Vctrl)；所述第十五NMOS管(M20)的源极接地，所述第十一PMOS管(M29)的源极接所述电源(VDD)。2.根据权利要求1所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在于，所述输出控制电路包括：第一PMOS管(M1)和第一NMOS管(M2)；其中，所述第一PMOS管(M1)的源极接高电平，所述第一PMOS管(M1)的栅极接所述上升沿检测电路的输出端，所述第一PMOS管(M1)的漏极与所述第一NMOS管(M2)的漏极连接并输出所述时钟信号，所述第一NMOS管(M2)的源极接地，所述第一NMOS管(M2)的栅极接所述下降沿检测电路的输出端。3.根据权利要求2所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在于，所述下降沿检测电路包括：第二PMOS管(MP1)、第三PMOS管(MP2)、第二NMOS管(MN1)、第一反相器(I1)、第二反相器(I2)、第三反相器(I3)、第四反相器(I4)、第五反相器(I5)、第六反相器(I6)、第七反相器(I7)以及第一或非门(NOR)；其中，反向输入时钟信号(Clkin-)一方面与所述第三反相器(I3)连接，另一方面串联所述第一反相器(I1)、第二反相器(I2)，所述第二反相器(I2)的输出端与所述第三PMOS管(MP2)的栅极连接，所述第三PMOS管(MP2)的源极接高电平，所述第三PMOS管(MP2)的漏极与所述第二PMOS管(MP1)的源极连接，所述第二PMOS管(MP1)的漏极和所述第二NMOS管(MN1)的漏极连接并与所述第七反相器(I7)的输入端连接，所述第二NMOS管(MN1)的源极接地；所述第七反相器(I7)的输出端与所述第一或非门(NOR)的输入端连接，所述第一或非门(NOR)的另一输入端与所述第三反相器(I3)的输出端连接；所述第一或非门(NOR)的输出端与所述第一NMOS管(M2)的栅极连接；所述输出控制电路输出的时钟信号(Clkout+)串联所述第四反相器(I4)、第五反相器(I5)和第六反相器(I6)后与所述第二PMOS管(MP1)的栅极和所述第二NMOS管(MN1)的栅极连接，所述第二PMOS管(MP1)的栅极和所述第二NMOS管(MN1)的栅极相连。4.根据权利要求2所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在于，所述上升沿检测电路包括：第四PMOS管(Mp3)、第三NMOS管(Mn2)、第四NMOS管(Mn3)、第五NMOS管(Mn4)、第八反相器(I8)、第九反相器(I9)、第十反相器(I10)、第十一反相器(I11)、第十二反相器(I12)和第一与非门(NAND)；其中，所述输出控制电路输出的时钟信号(Clkout+)串联所述第十反相器(I10)、第十一反相器(I11)和第十二反相器(I12)后连接所述第四PMOS管(Mp3)的栅极和所述第三NMOS管(Mn2)栅极，所述第四PMOS管(Mp3)的栅极和所述第三NMOS管(Mn2)栅极相连；所述第四PMOS管(Mp3)的源极接高电平，所述第四PMOS管(Mp3)的漏极与所述第三NMOS管(Mn2)的漏极连接并与所述第九反相器(I9)的输入端连接；所述第九反相器(I9)的输出端与所述第一与非门(NAND)的输入端连接；所述第一与非门(NAND)的另一输入端与正向输入时钟信号(Clkin+)及...

【专利技术属性】
技术研发人员：蒋樱子，朱樟明，刘敏杰，董嗣万，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61