一种闪存存储器的制作方法技术

本发明专利技术提供一种闪存存储器的制作方法，与现有技术纯湿法刻蚀硬掩膜形成的预填充制备浮栅的沟槽相比较，本发明专利技术形在两次湿法刻蚀第一硬掩膜之间增加了对隔离结构的物理化学性刻蚀，在沟槽开口拐角处形成倒角，使本发明专利技术在保证足够大相邻浮栅间的间距、降低相邻浮栅之间干扰的前提下，降低沟槽的深宽比，在后续填充制备浮栅时避免产生空洞缺陷，有利于提高后续填充沟槽形成浮栅的致密性，不仅可提高闪存存储器的数据保存能力，还可以解决由空洞缺陷造成的后续制备隧穿氧化层的不完整性，以提高器件的可靠性；进一步，物理化学性刻蚀前的湿法刻蚀中保留部分第一硬掩膜，避免了物理化学性刻蚀时对有源区表面的损伤，保证了器件的功能与可靠性。

【技术实现步骤摘要】
【专利摘要】本专利技术提供，与现有技术纯湿法刻蚀硬掩膜形成的预填充制备浮栅的沟槽相比较，本专利技术形在两次湿法刻蚀第一硬掩膜之间增加了对隔离结构的物理化学性刻蚀，在沟槽开口拐角处形成倒角，使本专利技术在保证足够大相邻浮栅间的间距、降低相邻浮栅之间干扰的前提下，降低沟槽的深宽比，在后续填充制备浮栅时避免产生空洞缺陷，有利于提高后续填充沟槽形成浮栅的致密性，不仅可提高闪存存储器的数据保存能力，还可以解决由空洞缺陷造成的后续制备隧穿氧化层的不完整性，以提高器件的可靠性；进一步，物理化学性刻蚀前的湿法刻蚀中保留部分第一硬掩膜，避免了物理化学性刻蚀时对有源区表面的损伤，保证了器件的功能与可靠性。【专利说明】
本专利技术属于半导体器件的制造领域，涉及，该方法是 基于浮栅自对准工艺进行的。
技术介绍
闪存存储器（Flash Memory，简称闪存）是一种发展很快的非挥发性半导体存储 器，它是在EPROM和EEPR0M的制造技术基础上发展起来的一种可编程擦除、非易失性存储 元件，既具有半导体存储器读取速度快、存储容量大的优点，又克服了 DRAM和SRAM那样切 断电源便损失所存数据的缺陷，已成为业界研究的主流之一。闪存存储器自从1988年由英 特尔率先推出之后，已被应用在数以千计的产品之中，包括移动电话、笔记本电脑、掌上电 脑和U盘等移动设备、以及网络路由器和舱内录音机这样的工业产品中。研制低功耗、具有 高可靠性和能够快速存储的闪存存储器单元是闪存技术发展的重要推动力。 典型的闪存存储器主要是由浮栅（Floating Gate)与控制栅（Control Gate)所构 成，控制栅设置于浮栅之上且二者之间以阻挡氧化层相隔，同时浮栅与衬底之间以隧穿氧 化层（Tunnel Oxide)相隔。 目前市场上流行的闪存阵列主要以NOR (或非门）型阵列结构和NAND (与非门）型 阵列结构为主流，其中，N0R闪存存储器（NOR Flash)在存储格式和读写方式上都与常用的 内存相近，支持随机读写，具有较高的速度。 不过，随着集成电路技术的发展，不断地提升产品内部元件集成度的同时，使得闪 存存储器单元的尺寸越来越小，各个存储单元间的距离也越来越短，造成相邻存储单元的 浮栅之间存在稱合干扰（coupling interference)现象。具体地，由于相邻存储单元之间 存在电场影响，未被操作的存储单元的阈值电压（threshold voltage，VTH)会受到与其相 邻的已被操作的存储单元的影响，则相邻存储单元的浮栅之间的干扰导致未被操作的存储 单元的阈值电压漂移（VTH shift)，引发存储单元的可靠性下降。 降低这种相邻存储单元的浮栅之间的干扰的方法在于扩大相邻存储单元的浮栅 之间的距离。不过，在浮栅自对准工艺（Self-Aligned Poly, SAP)中，需要在存储单元的浮 栅宽度与相邻存储单元的浮栅间距之间进行权衡折中。由于现有的多晶硅填充能力存在局 限性，造成现有的填充工艺制备过窄的浮栅时容易产生空洞缺陷，这种空洞缺陷存在于浮 栅的内部或边缘处，如图1所示，在现有技术中，刻蚀沟槽时只采用纯湿法刻蚀硬掩膜，而 后续在填充制备多晶硅浮栅5时，在浮栅5中及多晶硅与隔离结构2边缘处形成有空洞缺 陷51。空洞缺陷的存在，引致浮栅的损耗和隧穿氧化层的不完整的情况发生，同时造成浮栅 数据保持的能力降低，引发闪存存储器的耐久性和可靠性方面的问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种闪存存储器的制作方 法，用于解决现有技术中降低相邻存储单元浮栅间的耦合干扰时引发填充制备浮栅产生空 洞缺陷的问题。 为实现上述目的及其他相关目的，本专利技术提供，所述 制作方法在形成隧穿氧化层及位于所述隧穿氧化层之上的浮栅之前至少包括： 1)提供一半导体衬底，通过隔离结构将所述半导体衬底隔离出有源区，其中，所述 有源区上形成有包括第二硬掩膜及位于该第二硬掩膜之上的第一硬掩膜的双层硬掩膜，所 述双层硬掩膜的表面与隔离结构的表面位于同一平面； 2)对所述第一硬掩膜进行湿法刻蚀，直至距所述隔离结构表面第一深度处，形成 暴露第一硬掩膜的沟槽； 3)对所述隔离结构进行物理化学性刻蚀，以在位于沟槽开口处的隔离结构拐角处 形成倒角； 4)继续湿法刻蚀去除剩余的第一硬掩膜，直至暴露出所述第二硬掩膜，而后去除 所述第二硬掩膜直至暴露出所述有源区。 可选地，所述物理化学性刻蚀至少包括高密度等离子体刻蚀。 可选地,第一深度与第一硬掩膜厚度的比值范围是0. 1~0. 9。 可选地,第一深度与第一硬掩膜厚度的比值范围是0. 3~0. 6。 可选地，所述倒角与水平方向的夹角为3(Γ90度。 可选地，所述双层硬掩膜包括依次形成于有源区上的氧化硅及氮化硅，其中，氧化 硅为第二硬掩膜，氮化硅为第一硬掩膜。 可选地，所述步骤2)和步骤4)中对所述第一硬掩膜进行湿法刻蚀时采用Η3Ρ0 4溶 液。 可选地，所述步骤4)中去除所述第二硬掩膜时采用HF溶液进行湿法刻蚀。 可选地，所述隔离结构为浅沟槽隔离或绝缘介质隔离。 可选地，所述半导体衬底材料为硅、硅锗、绝缘层上硅、绝缘层上硅锗或绝缘层上 锗。 如上所述，本专利技术的，具有以下有益效果：与现有技术 简单的纯湿法刻蚀硬掩膜形成的预填充制备浮栅的沟槽相比较，本专利技术形成该沟槽时，分 两次湿法刻蚀去除所述第一硬掩膜，并在两次湿法刻蚀之间增加了对隔离结构的物理化学 性刻蚀，利用物理化学性刻蚀在该沟槽开口拐角（即隔离结构边缘）处形成倒角，使本专利技术 在保证足够大相邻浮栅间的间距、降低相邻浮栅之间干扰的前提下，降低了该沟槽的深宽 t匕，在后续填充制备浮栅时避免产生空洞缺陷，有利于提高后续填充该沟槽形成浮栅的致 密性，不仅可以提高闪存存储器的数据保存能力，还可以解决由于空洞缺陷造成的后续制 备隧穿氧化层的不完整性，从而提高器件的可靠性；进一步，物理化学性刻蚀前的湿法刻蚀 中保留部分第一硬掩膜，避免了物理化学性刻蚀时对位于所述第一硬掩膜之下的第二硬掩 膜及有源区表面的损伤，保证了器件的功能与可靠性。 【专利附图】【附图说明】 图1显示为现有技术制备浮栅时存在空洞缺陷情况的结构示意图。 图2至图6显示为本专利技术的在各步骤中的结构示意 图。 元件标号说明 1有源区 2隔离结构 31第一硬掩膜 32第二硬掩膜 4 沟槽 41 倒角 5 浮栅 51空洞缺陷 dl第一深度 d0第一硬掩膜厚度 【具体实施方式】 以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书 所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实 施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离 本专利技术的精神下进行各种修饰或改变。 请参阅图2至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明 本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数 目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可本文档来自技高网...

【技术保护点】
一种闪存存储器的制作方法，其特征在于，所述制作方法在形成隧穿氧化层及位于所述隧穿氧化层之上的浮栅之前至少包括： 1）提供一半导体衬底，通过隔离结构将所述半导体衬底隔离出有源区，其中，所述有源区上形成有包括第二硬掩膜及位于该第二硬掩膜之上的第一硬掩膜的双层硬掩膜，所述双层硬掩膜的表面与隔离结构的表面位于同一平面；2）对所述第一硬掩膜进行湿法刻蚀，直至距所述隔离结构表面第一深度处，形成暴露第一硬掩膜的沟槽；3）对所述隔离结构进行物理化学性刻蚀，以在位于沟槽开口处的隔离结构拐角处形成倒角；4）继续湿法刻蚀去除剩余的第一硬掩膜，直至暴露出所述第二硬掩膜，而后去除所述第二硬掩膜直至暴露出所述有源区。

【技术特征摘要】

【专利技术属性】
技术研发人员：王成诚，李绍彬，杨芸，仇圣棻，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31