一种改进型部分并行架构乘法器及其处理方法技术

本发明专利技术公开了一种改进型部分并行架构乘法器及其处理方法，属于数字信号与系统技术领域，包括外部模块、第一选择开关、控制模块、部分积运算模块以及第一、第二、第三移位寄存器组；所述部分积运算模块包括第二、第三选择开关、高位加法器组和低位加法器组，部分积运算模块并行完成各阶段部分积的运算并将结果通过移位寄存器组保存，控制模块产生其他各模块的工作使能信号、各阶段相应模块的操作数选择信号以及输出使能信号，选择开关根据控制信号选取相应操作数送入移位寄存器组中完成移位操作。通过对加法器的复用，可以大大降低加法器寄存器数量，从而节省硬件资源。同时，在进行乘法运算时，采用了分级处理的方式，各级运算并行执行，降低了整体电路的运算延时。

【技术实现步骤摘要】
一种改进型部分并行架构乘法器及其处理方法
本专利技术涉及一种定点二进制有/无符号数的乘法运算及其硬件电路实现，具体涉及乘法运算中的部分积运算方法以及加法器复用，为一种具有较快计算速度和低复杂度的乘法器电路结构。
技术介绍
在数字信号处理领域和通信
，乘法运算作为一种基本的运算方法之一有着极为广泛的应用。在涉及到硬件电路实现时，高处理速度和低复杂度一直都是人们追求的目标。乘法器作为数字信号处理器中的重要组成部分，在图像、语音等数字信号处理领域扮演着不可替代的重要角色，并在很大程度上左右着系统的整体性能。此外，在微处理器、数字电视芯片以及基带通信芯片等各种专业集成电路中也得到了广泛的使用。乘法器的硬件架构有移位累加架构，全并行流水线架构，查找表架构以及布思编码乘法器架构等。传统移位累加乘法器采用串行输入和并行输出的方式进行数据处理，在进行部分积运算时，根据乘数相应位数是否为1决定当前部分积运算结果。对于N位的乘数与被乘数乘法运算，其处理延时为2N个时钟周期，延时很大。全并行架构流水线乘法器在部分积运算采用整体并行的方式进行，通过增加加法器和寄存器的数量，使得各阶段部分积运算可以同时进行，实现流水线架构。单级处理延时则为log2N个时钟周期。布思编码算法对乘数进行编码操作，可以将操作数的位数压缩，从而减少部分积运算的次数。但是其编码较为复杂。查找表架构乘法器的运算速度很快，通过查找表的方式将运算结果输出，但是需要穷举所有可能情况下的计算结果，并将其存储，因此在操作数的位数较高时需要极大的存储空间。乘法器的应用十分广泛。例如在OFDM系统中，调制解调的核心模块为IFFT/FFT模块，在FFT模块中，基4蝶形运算单元的使用十分广泛。为了降低硬件的消耗，通常在基4蝶形运算单元中对乘法器架构进行优化以降低复杂度。对于浮点数乘法运算，其运算过程包括符号位处理，阶码处理，尾数处理及特殊情况处理。在对尾数进行运算时，采用的是定点数乘法运算的方式进行处理。因此，对于尾数处理部分来说，优化其处理方法对于减少硬件消耗十分重要。
技术实现思路
专利技术目的：为了克服现有技术中存在的不足，本专利技术提供一种改进型部分并行架构乘法器，通过对加法器的复用可以减少加法器和寄存器的数量，同时单级处理延时不变，从而降低硬件复杂度，提升整体运算速度。为实现上述目的，本专利技术采用的技术方案为：一种改进型部分并行架构乘法器，应用于被乘数和乘数位数均为N位二进制数的乘法运算，其中所述N＝2k，k为正整数，包括第一选择开关、控制模块、部分积运算模块以及第一、第二、第三移位寄存器组；所述部分积运算模块包括第二、第三选择开关、高位加法器组和低位加法器组；所述外部模块用于向控制模块和第一移位寄存器组输入复位信号，用于向控制模块输入工作使能信号，用于向第一选择开关和控制模块输入数据；所述第一选择开关用于根据第一选通信号和外部模块的输入数据选择待操作数，并将该待操作数存入第一移位寄存器组；根据第一选通信号将第二移位寄存器组、第三移位寄存器组发送的数据均送入到第一移位寄存器组；所述第一移位寄存器组用于根据第一移位控制信号完成待操作数、第二移位寄存器组以及第三移位寄存器组发送的数据的保存与移位，同时将保存与移位的数据发送给第二选择开关、第三选择开关；所述第二选择开关用于根据第二选通信号从第一移位寄存器组发送的保存与移位的数据中选取相应数据送入部分积运算模块中的高位加法器组；所述第三选择开关用于根据第三选通信号从第一移位寄存器组发送的保存与移位的数据中选取相应数据送入部分积运算模块中的低位加法器组；所述高位加法器组用于根据第一使能信号和第二选择开关发送的数据进行部分积的运算，同时将计算后的结果发送给第二移位寄存器；所述低位加法器组用于根据第二使能信号和第三选择开关发送的数据进行部分积的运算，同时将计算后的结果发送给第三移位寄存器；所述第二移位寄存器组用于根据第二移位控制信号完成高位加法器组输入的数据的保存与移位；同时将该数据发送给第一选择开关，并且根据控制模块的控制信号将最终计算结果输出；所述第三移位寄存器组用于根据第三移位控制信号完成低位加法器组输入的数据的保存与移位；同时将该数据发送给第一选择开关；所述控制模块用于根据工作使能信号和输入数据产生第一选择开关、第二选择开关、第三选择开关相对应的第一、第二、第三选通信号，并通过第一、第二、第三选通信号控制相对应的第一选择开关、第二选择开关、第三选择开关；产生最终运算结果的输出使能信号；产生第一、第二、第三移位寄存器组相对应的第一、第二、第三移位控制信号，并通过第一、第二、第三移位控制信号控制相对应的第一、第二、第三移位寄存器组；产生高位加法器组和低位加法器组相对应的第一、第二使能信号，并通过第一、第二使能信号控制相对应的高位加法器组和低位加法器组的工作，同时根据使能输出信号将最终运算结果的使能信号输出；用于控制第二移位寄存器组将最终计算结果输出。优选的：所述第一选择开关设置有5N/2个输入端口和2N个输出端口，所述第二、第三选择开关均设置有N/2个输入端口和N/2个输出端口；所述第一移位寄存器组由N/2个2*N位寄存器和N/2个(N+1)位寄存器组成；所述第二移位寄存器组由N/2个2*N位寄存器组成，所述第三移位寄存器组由N/2个3*N/2位寄存器组成。优选的：所述控制模块包括计数器，所述计数器通过计数的方式产生第一、第二、第三选通信号，第一、第二使能信号，第一、第二、第三移位控制信号以及输出使能信号。一种改进型部分并行架构乘法器处理方法，电路开始工作时，外部模块向控制模块和第一移位寄存器组输入复位信号，向控制模块输入工作使能信号，向第一选择开关和控制模块输入数据；控制模块根据工作使能信号和输入数据产生第一选择开关、第二选择开关、第三选择开关相对应的第一、第二、第三选通信号，并通过第一、第二、第三选通信号控制相对应的第一选择开关、第二选择开关、第三选择开关；产生最终运算结果的输出使能信号；产生第一、第二、第三移位寄存器组相对应的第一、第二、第三移位控制信号，并通过第一、第二、第三移位控制信号控制相对应的第一、第二、第三移位寄存器组；产生高位加法器组和低位加法器组相对应的第一、第二使能信号，并通过第一、第二使能信号控制相对应的高位加法器组和低位加法器组的工作，同时根据使能输出信号将最终运算结果的使能信号输出；控制第二移位寄存器组将最终计算结果输出；第一选择开关根据第一选通信号和外部模块的输入数据选择待操作数，并将该待操作数存入第一移位寄存器组；根据第一选通信号将第二移位寄存器组、第三移位寄存器组发送的数据均送入到第一移位寄存器组；第一移位寄存器组根据第一移位控制信号完成待操作数、第二移位寄存器组以及第三移位寄存器组发送的数据的保存与移位，同时将保存与移位的数据发送给第二选择开关、第三选择开关；第二选择开关根据第二选通信号从第一移位寄存器组发送的保存与移位的数据中选取相应数据送入部分积运算模块中的高位加法器组；第三选择开关根据第三选通信号从第一移位寄存器组发送的保存与移位的数据中选取相应数据送入部分积运算模块中的低位加法器组；高位加法器组根据第一使能信号和第二选择开关发送的数据进行部分积的运算，同时将计算后的结果发送给本文档来自技高网...

【技术保护点】
一种改进型部分并行架构乘法器，应用于被乘数和乘数位数均为N位二进制数的乘法运算，其中所述N＝2k，k为正整数，其特征在于：包括外部模块、第一选择开关、控制模块、部分积运算模块以及第一、第二、第三移位寄存器组；所述部分积运算模块包括第二、第三选择开关、高位加法器组和低位加法器组；所述外部模块用于向控制模块和第一移位寄存器组输入复位信号，用于向控制模块输入工作使能信号，用于向第一选择开关和控制模块输入数据；所述第一选择开关用于根据第一选通信号和外部模块的输入数据选择待操作数，并将该待操作数存入第一移位寄存器组；根据第一选通信号将第二移位寄存器组、第三移位寄存器组发送的数据均送入到第一移位寄存器组；所述第一移位寄存器组用于根据第一移位控制信号完成待操作数、第二移位寄存器组以及第三移位寄存器组发送的数据的保存与移位，同时将保存与移位的数据发送给第二选择开关、第三选择开关；所述第二选择开关用于根据第二选通信号从第一移位寄存器组发送的保存与移位的数据中选取相应数据送入部分积运算模块中的高位加法器组；所述第三选择开关用于根据第三选通信号从第一移位寄存器组发送的保存与移位的数据中选取相应数据送入部分积运算模块中的低位加法器组；所述高位加法器组用于根据第一使能信号和第二选择开关发送的数据进行部分积的运算，同时将计算后的结果发送给第二移位寄存器；所述低位加法器组用于根据第二使能信号和第三选择开关发送的数据进行部分积的运算，同时将计算后的结果发送给第三移位寄存器；所述第二移位寄存器组用于根据第二移位控制信号完成高位加法器组输入的数据的保存与移位；同时将该数据发送给第一选择开关，并且根据控制模块的控制信号将最终计算结果输出；所述第三移位寄存器组用于根据第三移位控制信号完成低位加法器组输入的数据的保存与移位；同时将该数据发送给第一选择开关；所述控制模块用于根据工作使能信号和输入数据产生第一选择开关、第二选择开关、第三选择开关相对应的第一、第二、第三选通信号，并通过第一、第二、第三选通信号控制相对应的第一选择开关、第二选择开关、第三选择开关；产生最终运算结果的输出使能信号；产生第一、第二、第三移位寄存器组相对应的第一、第二、第三移位控制信号，并通过第一、第二、第三移位控制信号控制相对应的第一、第二、第三移位寄存器组；产生高位加法器组和低位加法器组相对应的第一、第二使能信号，并通过第一、第二使能信号控制相对应的高位加法器组和低位加法器组的工作，同时根据使能输出信号将最终运算结果的使能信号输出；用于控制第二移位寄存器组将最终计算结果输出。...

【技术特征摘要】
1.一种改进型部分并行架构乘法器，应用于被乘数和乘数位数均为N位二进制数的乘法运算，其中所述N＝2k，k为正整数，其特征在于：包括外部模块、第一选择开关、控制模块、部分积运算模块以及第一、第二、第三移位寄存器组；所述部分积运算模块包括第二、第三选择开关、高位加法器组和低位加法器组；所述外部模块用于向控制模块和第一移位寄存器组输入复位信号，用于向控制模块输入工作使能信号，用于向第一选择开关和控制模块输入数据；所述第一选择开关用于根据第一选通信号和外部模块的输入数据选择待操作数，并将该待操作数存入第一移位寄存器组；根据第一选通信号将第二移位寄存器组、第三移位寄存器组发送的数据均送入到第一移位寄存器组；所述第一移位寄存器组用于根据第一移位控制信号完成待操作数、第二移位寄存器组以及第三移位寄存器组发送的数据的保存与移位，同时将保存与移位的数据发送给第二选择开关、第三选择开关；所述第二选择开关用于根据第二选通信号从第一移位寄存器组发送的保存与移位的数据中选取相应数据送入部分积运算模块中的高位加法器组；所述第三选择开关用于根据第三选通信号从第一移位寄存器组发送的保存与移位的数据中选取相应数据送入部分积运算模块中的低位加法器组；所述高位加法器组用于根据第一使能信号和第二选择开关发送的数据进行部分积的运算，同时将计算后的结果发送给第二移位寄存器；所述低位加法器组用于根据第二使能信号和第三选择开关发送的数据进行部分积的运算，同时将计算后的结果发送给第三移位寄存器；所述第二移位寄存器组用于根据第二移位控制信号完成高位加法器组输入的数据的保存与移位；同时将第二移位控制信号完成高位加法器组输入的数据发送给第一选择开关，并且根据控制模块的控制信号将最终计算结果输出；所述第三移位寄存器组用于根据第三移位控制信号完成低位加法器组输入的数据的保存与移位；同时将第三移位控制信号完成低位加法器组输入的数据发送给第一选择开关；所述控制模块用于根据工作使能信号和输入数据产生第一选择开关、第二选择开关、第三选择开关相对应的第一、第二、第三选通信号，并通过第一、第二、第三选通信号控制相对应的第一选择开关、第二选择开关、第三选择开关；产生最终运算结果的输出使能信号；产生第一、第二、第三移位寄存器组相对应的第一、第二、第三移位控制信号，并通过第一、第二、第三移位控制信号控制相对应的第一、第二、第三移位寄存器组；产生高位加法器组和低位加法器组相对应的第一、第二使能信号，并通过第一、第二使能信号控制相对应的高位加法器组和低位加法器组的工作，同时根据使能输出信号将最终运算结果的使能信号输出；用于控制第二移位寄存器组将最终计算结果输出。2.根据权利要求1所述的改进型部分并行架构乘法器，其特征在于：所述第一选择开关设置有5N/2个输入端口和2N个输出端口，所述第二、第三选择开关均设置有N/2个输入端口和N/2个输出端口；所述第一移位寄存器组由N/2个2*N位寄存器和N/2个(N+1)位寄存器组成；所述第二移位寄存器组由N/2个2*N位寄存器组成，所述第三移位寄存器组由N/2个3*N/2位寄存器组成。3.根据权利要求1所述的改进型部分并行架构乘法器，其特征在于：所述控制模块包括计数器，所述计数器通过计数的方式产生第一、第二、第三选通信号，第一、第二使能信号，第一、第二、第三移位...

【专利技术属性】
技术研发人员：张萌，李保申，闫成刚，
申请(专利权)人：东南大学，
类型：发明
国别省市：江苏;32