半导体装置制造方法及图纸

实施方式的半导体装置包括第一电极、第一导电型的第一半导体区域、第一导电型的第二半导体区域、第二导电型的第三半导体区域、第二导电型的第四半导体区域、第二电极以及第一中间金属膜。第一半导体区域设在第一电极之上，具有第一杂质浓度。第二半导体区域设在第一半导体区域之上，具有比第一杂质浓度高的第二杂质浓度。第三半导体区域及第四半导体区域设在第二半导体区域之上。第三半导体区域具有第三杂质浓度。第四半导体区域具有比第三杂质浓度低的第四杂质浓度。第二电极设在第三半导体区域及第四半导体区域之上，与第三半导体区域欧姆接触。第一中间金属膜设在第二电极与第四半导体区域之间，与第四半导体区域进行肖特基接合。

【技术实现步骤摘要】
半导体装置本申请主张以日本专利申请2013 — 62969号(申请日:2013年3月25日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
后述的实施方式涉及半导体装置。
技术介绍
作为半导体装置的一例，可以举出作为具有整流功能的元件的二极管。例如，作为功率用晶体管的IGBT (Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)中，与IGBT反并联地连接二极管以用于回流。在二极管等具有整流功能的半导体装置中，要求降低开关时间(关断(turn off)时的恢复电流的消失时间)及提高耐破坏性。
技术实现思路
本专利技术的实施方式的目的在于半导体装置的开关时间的降低等的特性提高。 实施方式的半导体装置包括第一电极、第一半导体区域、第二半导体区域、第三半导体区域、第四半导体区域、第二电极和第一中间金属膜。 上述第一半导体区域设在上述第一电极之上。上述第一半导体区域是具有第一杂质浓度的第一导电型的区域。 上述第二半导体区域设在上述第一半导体区域之上。上述第二半导体区域是具有比上述第一杂质浓度高的第二杂质浓度的第一导电型的区域。 上述第三半导体区域设在上述第二半导体区域之上。上述第三半导体区域是具有第三杂质浓度的第二导电型的区域。 上述第四半导体区域设在上述第二半导体区域之上。上述第四半导体区域是具有比上述第三杂质浓度低的第四杂质浓度的第二导电型的区域。 上述第二电极设在上述第三半导体区域及上述第四半导体区域之上，与上述第三半导体区域欧姆接触。 上述第一中间金属膜设在上述第二电极与上述第四半导体区域之间，与上述第四半导体区域进行肖特基接合。 【附图说明】 图1是例示出第一实施方式的半导体装置的示意剖视图。 图2 Ca)及图2 (b)是说明半导体装置的动作的示意剖视图。 图3 Ca)?图3 (c)是例示出半导体装置的制造方法的示意剖视图。 图4是例示出第二实施方式的半导体装置的示意剖视图。 图5 Ca)及图5 (b)是说明半导体装置的动作的示意剖视图。 图6 (a)?图6 (C)是例示出半导体装置的制造方法的示意剖视图。 图7是例示出第三实施方式的半导体装置的示意剖视图。 图8 Ca)?图8 (c)是例示出半导体装置的制造方法的示意剖视图。 图9是例示出第四实施方式的半导体装置的示意剖视图。 图10 Ca)?图10 (c)是例示出半导体装置的制造方法的示意剖视图。 图11是例示出第五实施方式的半导体装置的示意剖视图。 图12是例示出第六实施方式的半导体装置的示意剖视图。 图13是例示出载流子浓度的示意图。 图14 Ca)?图14 (C)是对载流子浓度的平衡进行例示的示意图。 【具体实施方式】 以下，基于附图对本专利技术的实施方式进行说明。以下的说明中，对同一部件附加同一符号，对一度说明过的部件适宜地将其说明省略。 另外，在以下的说明中，η +、η、η —以及p+、p、p —的标记表示各导电型的杂质浓度的相对的高低。即，η +表示与η相比η型的杂质浓度相对高，η一表示与η相比η型的杂质浓度相对低。此外，P+表示与P相比P型的杂质浓度相对高，P—表示与P相比P型的杂质浓度相低。 此外，在以下的说明中，作为一例，举出将第一导电型设为η型、将第二导电型设为P型的具体例。 (第一实施方式) 图1是例示出第一实施方式的半导体装置的示意剖视图。 如图1所示，第一实施方式的半导体装置110具备:作为第一电极的阴极电极81、作为第一半导体区域的η +型阴极层10、作为第二半导体区域的η—型基底(base)层20、作为第三半导体区域的P+型阳极层30、作为第四半导体区域的P 一型阳极层40、作为第二电极的阳极电极82、作为第一中间金属膜的第一阻挡金属(barrier metal) 51。半导体装置110例如是二极管。 阴极电极81例如采用铝(Al)。n+型阴极层10设在阴极电极81之上。这里，设将阴极电极81与η +型阴极层10连结的方向为Z方向，设与Z方向正交的方向之一为X方向，设与Z方向及X方向正交的方向为Y方向。 η+型阴极层10是在半导体(例如Si)中添加了 η型杂质(例如磷(P)、砷(As))而得到的层。η+型阴极层10的厚度(Ζ方向的长度)例如在0.05微米(μ m)以上5μπι以下。η+型阴极层10具有第一杂质浓度。第一杂质浓度例如其表面浓度比3X1017cm —3高，例如在lX1019cm —3以下。n+型阴极层10与阴极电极81欧姆接触。这里，欧姆接触是指两个物质间的接触，且该接触具有其接触面的电位差与通过此的电流成比例的特性。 η—型基底层20设在n+型阴极层10之上。η—型基底层20的厚度(Z方向的长度)根据元件的耐压而设计，例如在10 μ m以上500 μ m以下。η—型基底层20具有比第一杂质浓度高的第二杂质浓度。例如，在1200V系的元件的情况下，η—型基底层20的厚度在10ym以上200 μ m以下，η一型基底层20的η—形杂质的浓度例如在2Χ 1013cm —3以上lX1014cm —3以下。 本实施方式中，在n+型阴极层10与η—型基底层20之间，设有作为第五半导体区域的η型缓冲层11。η—型基底层20隔着η型缓冲层11设在η+型阴极层10之上。η型缓冲层11的厚度(Ζ方向的长度)例如在0.Ιμπι以上30μπι以下。η型缓冲层11具有比第一杂质浓度低且比第二杂质浓度高的第五杂质浓度。第五杂质浓度例如在I X 1012cm — 2以上 5Χ 1012cm 2 以下。 P +型阳极层30设在η —型基底层20之上。ρ +型阳极层30设在η —型基底层20之上的一部分。P+型阳极层30例如设置为在Y方向上延伸的线状。P+型阳极层30也可以设有多个。此外，P+型阳极层30也可以设置为岛状。 ρ +型阳极层30含有ρ型杂质(例如硼(B)、Al )。ρ +型阳极层30具有第三杂质浓度。第三杂质浓度的表面浓度例如在3Χ 117CnT3以上2X102°cm — 3以下。 P 一型阳极层40设在η一型基底层20之上。P 一型阳极层40含有ρ型杂质(例如B、Al)。ρ一型阳极层40具有比第三杂质浓度低的第四杂质浓度。第四杂质浓度的表面浓度例如在3X1017cm — 3以下。 ρ—型阳极层40具有第一部分41和第二部分42。第一部分41设在η—型基底层20与ρ+型阳极层30之间。设在阳极电极82与η—型基底层20之间。第二部分42的阳极电极82侧的一部分与ρ +型阳极层30并置。 阳极电极82设在ρ +型阳极层30及ρ 一型阳极层40之上。阳极电极82例如采用Al。阳极电极82与ρ+型阳极层30欧姆接触。 第一阻挡金属51设在阳极电极82与P—型阳极层40之间。第一阻挡金属51与P—型阳极层40进行肖特基接合。这里，肖特基接合是指在金属与半导体之间形成有肖特基势垒的接合。本实施方式中，肖特基接合包括不进行欧姆接触的状态。 第一阻挡金属51与阳极电极82电连接。第一阻挡金属51例如采用钛(Ti)、或钨(W)。第一阻挡金属51可以是金属材料的单层膜本文档来自技高网...

【技术保护点】
一种半导体装置，具备：第一电极；第一导电型的第一半导体区域，设在上述第一电极之上，具有第一杂质浓度；第一导电型的第二半导体区域，设在上述第一半导体区域之上，具有比上述第一杂质浓度高的第二杂质浓度；第二导电型的第三半导体区域，设在上述第二半导体区域之上，具有第三杂质浓度；第二导电型的第四半导体区域，设在上述第二半导体区域之上，具有比上述第三杂质浓度低的第四杂质浓度；第二电极，设在上述第三半导体区域及上述第四半导体区域之上，与上述第三半导体区域欧姆接触；以及第一中间金属膜，设在上述第二电极与上述第四半导体区域之间，与上述第四半导体区域进行肖特基接合。

【技术特征摘要】
2013.03.25 JP 2013-0629691.一种半导体装置，具备: 第一电极； 第一导电型的第一半导体区域，设在上述第一电极之上，具有第一杂质浓度； 第一导电型的第二半导体区域，设在上述第一半导体区域之上，具有比上述第一杂质浓度高的第二杂质浓度； 第二导电型的第三半导体区域，设在上述第二半导体区域之上，具有第三杂质浓度； 第二导电型的第四半导体区域，设在上述第二半导体区域之上，具有比上述第三杂质浓度低的第四杂质浓度； 第二电极，设在上述 第三半导体区域及上述第四半导体区域之上，与上述第三半导体区域欧姆接触；以及 第一中间金属膜，设在上述第二电极与上述第四半导体区域之间，与上述第四半导体区域进行肖特基接合。2.如权利要求1所记载的半导体装置， 该半导体装置还具备绝缘体，该绝缘体设在上述第三半导体区域与上述第四半导体区域之间，比上述第三半导体区域的深度及上述第四半导体区域的深度都深。3.如权利要求2所记载的半导体装置， 上述绝缘体是SiQ^。4.如权利要求1所记载的半导体装置， 该半导体装置还具备: 导电体，设在上述第三半导体区域与上述第四半导体区域之间，与上述第二电极电连接，比上述第三半导体区域的深度及上述第四半导体区域的深度都深；以及 绝缘膜，设在上述导电体与上述第三半导体区域之间、上述导电体与上述第四半导体区域之间、以及上述导电体与上述第二半导体区域之间。5.如权利要求4所记载的半导体装置， 上述导电体是多晶硅， 上述绝缘膜是S12。6.如权利要求1所记载的半导体装置， 上述第四半导体区域具有设在上述第二半导体区域与上述第三半导体区域之间的第一部分， 上述第一部分的与上述第二半导体区域之间的边界部分以朝向上述第二半导体区域凸起的方式弯曲。7.如权利要求1所记载的半导体装置， 上述第一中间金属膜的材料的功函数比上...

【专利技术属性】
技术研发人员：末代知子，小仓常雄，押野雄一，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP