形成用于图案化底层结构的掩膜层的方法技术

本发明专利技术涉及形成用于图案化底层结构的掩膜层的方法，本文揭露一例示性方法，包括：在结构上方形成包含多个分离的开口的图案化硬掩膜层，其中，该图案化硬掩膜层包含多个交叉线状特征；在该图案化硬掩膜层上方形成图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分离的开口；以及透过该图案化蚀刻掩膜和该图案化硬掩膜层中的该至少一个曝露出来的开口实行至少一个蚀刻制程以在该结构中定义开口。

【技术实现步骤摘要】
形成用于图案化底层结构的掩膜层的方法
一般而言，本公开关于半导体装置的制造，特别是关于形成用于图案化底层结构的掩膜层的各种方法。
技术介绍
例如CPU、储存装置、ASIC(特定应用集成电路，applicationspecificintegratedcircuits)等等的先进集成电路的制造需要依据特定的电路布局在给定芯片面积上形成大量的电路组件，譬如晶体管、电容器、电阻器等等。在使用，例如，MOS(金属氧化物半导体)技术的复杂集成电路制造过程中，例如N通道晶体管(N-channeltransistor,NFET)及/或P通道晶体管(P-channeltransistor,PFET)的数百万个晶体管被形成在包含结晶半导体层的基板上。场效晶体管，不论其是NFET晶体管或PFET晶体管，典型地包含掺杂的源极和漏极区域，其形成在半导体基板中并被沟道区域分开。栅极绝缘层设置在该沟道区域上，且导电栅极电极设置在该栅极绝缘层上。借由施加适当的电压给栅极电极，该沟道区域变为导电的，并允许电流从源极区域流到漏极区域。为了增进场效晶体管(FET)的操作速度，以及增加在集成电路装置上的FET密度，装置设计者在过去数十年已经大量地降低了FET的物理尺寸。特别是，FET的沟道长度已经被显著地降低，其造成FET切换速度和电路的整体功能性的改良。未来更期待晶体管的沟道长度进一步地微缩(scaling)(缩小尺寸)。在晶体管的沟道长度的正在进行而持续的缩小改善了该晶体管以及使用此些晶体管所形成的集成电路的执行速度的同时，特征尺寸(featuresize)进行中的缩小也引起了至少部分地抵销由此等特征尺寸缩小所获得的益处的问题。举例而言，当沟道长度降低，邻接的晶体管之间的间距同样降低，从而增加了单位面积的晶体管密度。此微缩也限制了导电接触组件和结构的尺寸，其具有增加它们的电阻的效果。一般来说，特征尺寸的缩小和增加的封装密度(packingdensity)使得在现代集成电路装置中的每一样东西都更加拥挤。典型地，由于大量的电路组件以及现代集成电路所要求的复杂布局，个别电路组件的电性连接(electricalconnection)无法建立在例如晶体管的该电路组件被制造的相同层次内。反之，现代集成电路产品具有多个所谓的金属化层(metallizationlayer)层次，其集体地包含用于该产品的“线路(wiring)”图案，也就是提供电性连接给晶体管和电路的导电结构，譬如导电通孔和导电金属线。一般而言，导电金属线用来提供层内(相同层)电性连接，而层间(层与层之间)连接或垂直连接称为通孔。简而言之，垂直方向的导电通孔结构提供在各个堆叠的金属化层之间的电性连接。因此，此等导电结构(例如，导线和通孔)的电阻成为集成电路产品的整体设计中的重大问题，因为这些组件的截面积对应地降低，其对于等效电阻和最终产品或电路的整体效能可能具有显著的影响。改良各种金属化系统的功能性和效能也变成设计现代半导体装置的重要面向。这些改良中的一个例子反映于在集成电路装置中增加使用铜金属化系统以及在这些装置中使用所谓“低k(low-k)”介电材料(具有小于3的介电常数的材料)。相较于例如先前的金属化系统，其使用铝作为导线和通孔，铜金属化系统展现了改善的导电性。相较于其他具有较高介电常数的介电材料，使用低k介电材料倾向于借由降低串扰(crosstalk)来改善信噪比(signal-to-noiseratio,SNratio)。然而，当相较于其他介电材料，低k介电材料倾向于较不耐金属迁移(metalmigration)时，使用此低k介电材料可以是有问题的。铜是一种难以使用传统掩膜和蚀刻技术直接蚀刻的材料。因此，在现代集成电路装置中的导电铜结构，例如，导线或通孔，典型地是使用习知的单或双大马士革技术(singleordualdamascenetechnique)所形成。一般而言，大马士革技术包含(1)在绝缘材料层中形成沟槽/通孔、(2)沉积一层或多层相对薄的阻障或衬垫层(例如，TiN、Ta、TaN)、(3)遍及该基板以及在该沟槽/通孔中形成铜材料、以及(4)实行化学机械研磨制程以移除位于该沟槽/通孔之外的铜材料和阻障层的超出部分来定义最后的导电铜结构。典型地是在借由物理气相沉积在阻障层上沉积薄的导电铜种子层之后，借由实行电化学铜沉积制程来形成该铜材料。光刻是用来制造集成电路产品的基本制程中的一者。在非常高的层次上，光刻包含：(1)在一材料层或基板上形成光或辐射敏感的材料层，例如光阻材料、(2)用由光源(例如DUV或EUV光源)所产生的光选择性地曝光该辐射敏感的材料以将由掩膜或光罩(reticle)(在本文中作为可替换的术语)所定义的图案转印到该辐射敏感的材料上、以及(3)将经曝光的辐射敏感的材料层显影以定义图案化的掩膜层。随后可以在底层材料层或基板上透过该图案化掩膜层实行各种制程作业，譬如蚀刻或离子注入制程。当然，集成电路制造中的最终目标是在集成电路产品上确实地重制最终的电路布局(设计)。在历史上，在集成电路产品中所使用的间距足够大，使得可以使用单一层图案化光阻掩膜层来形成想要的图案。然而，近年来，装置尺寸和间距已经在大小上降低到现有光刻工具(例如，193nm波长的光刻工具)无法形成具有整体目标图案的全部特征的单一图案化掩膜层的临界点。也就是说，现有的193nm波长的光刻工具是限于使用单一光阻层的具有70nm以上的图案间距的印刷图案。因此，装置设计者仰赖包含执行多此曝光以在材料层上定义单一目标图案的技术。一种这样的技术一般被称为双重图案化或双重图案化技术(doublepatterningtechnology,DPT)。一般而言，双重图案化是一种曝光方法，其包含将密集的整体目标电路图案分离(例如，分开或分割)成两个分离的、较不密集的图案。该简化的、较不密集的图案随后使用两个分离的掩膜分别印刷(其中，该些掩膜中的一者被用来成像该些较不密集的图案中的一者，且其他掩膜被用来成像其他较不密集的图案)。再者，在一些情况下，第二图案是印刷在第一图案的线中间，使得经成像的晶圆具有，例如，两个较不密集的掩膜中的任一者的一半的间距。此技术使得比其他可能使用现有光刻工具的使用单一掩膜更小的特征能够被有效地印刷。有数种双重图案化技术被半导体制造者所使用。虽然双重图案化技术可以使得具有小于可以使用单一图案化光阻材料层形成的间距的特征能够印刷，此等双重图案化技术是耗时且对于重迭的精准度要求极大的精确性。也可以使用所谓的侧壁图案转移技术(sidewallimagetransfertechnique)来形成具有缩小的间距的图案，但是此等侧壁图案转移技术是耗时且昂贵的。本揭露是关于形成用于用来图案化底层结构的掩膜层的各种方法，其可能解决或至少降低以上指出的一些问题。
技术实现思路
以下给出了本专利技术的简要概述，以便提供对本专利技术的一些方面的基本理解。这个概述并不是本专利技术的穷举性概观。它既不是想要确定本专利技术的关键或重要部件，也不是想要划出本专利技术的范围。本概述的唯一目的是给出某些简化形式的概念，作为稍后论述的更详细描述的前序。一般而言，本揭露是关于形成用于用来图案化底层结构的掩膜层的各种方法。本文所揭露的一例示性方法本文档来自技高网...

【技术保护点】
一种方法，包括：在结构上方形成包含多个分离的开口的图案化硬掩膜层，其中，该图案化硬掩膜层包含多个交叉线状特征；在该图案化硬掩膜层上方形成图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分离的开口；以及透过该图案化蚀刻掩膜和在该图案化硬掩膜层中的该至少一个曝露出来的开口实行至少一个蚀刻制程以在该结构中定义开口。

【技术特征摘要】
2013.03.13 US 13/798,6901.一种形成半导体装置的方法，该方法包括：在结构上方形成包含多个分离的开口的图案化硬掩膜层，其中，该图案化硬掩膜层包含多个交叉线状特征；在该图案化硬掩膜层上方形成第一图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分离的开口；透过该第一图案化蚀刻掩膜和在该图案化硬掩膜层中的至少一个曝露出来的开口实行第一蚀刻工艺以在形成于该结构上方的绝缘材料层中定义开口；于定义该绝缘材料层中的该开口之后，在该图案化硬掩膜层上方形成第二图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分离的开口；以及透过该第二图案化蚀刻掩膜实行至少一个第二蚀刻工艺以定义该绝缘材料层中的沟槽与在该结构中的开口。2.如权利要求1所述的方法，其特征在于，该结构是第二绝缘材料层。3.如权利要求1所述的方法，其特征在于，该交叉线状特征是借由实行多个定向自组装工艺操作所形成。4.如权利要求1所述的方法，其特征在于，至少部分的该交叉线状特征是借由实行定向自组装工艺操作所形成。5.如权利要求1所述的方法，其特征在于，该交叉线状特征以大约90度角彼此交叉。6.如权利要求1所述的方法，其特征在于，该交叉线状特征以非正交的角度彼此交叉。7.如权利要求1所述的方法，其特征在于，该分离的开口具有实质上矩形的结构。8.如权利要求1所述的方法，其特征在于，该图案化硬掩膜层包含第一多个线状特征，其与第二多个线状特征交叉，其中，该第一多个线状特征和该第二多个线状特征是以不同的材料制成。9.一种形成半导体装置的方法，该方法包括：在结构上方形成图案化硬掩膜层，其中，该图案化硬掩膜层包含第一多个线状特征，其与第二多个线状特征交叉，从而定义多个分离的开口，且其中，该第一多个线状特征和该第二多个线状特征是以不同的材料制成；在该图案化硬掩膜层上方形成第一图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分离的开口；透过该第一图案化蚀刻掩膜和在该图案化硬掩膜层中的至少一个曝露出来的开口实行第一蚀刻工艺以在形成于该结构上方的绝缘材料层中定义开口，并曝露出形成于该结构与绝缘材料层之间的蚀刻停止层；移除该第一图案化蚀刻掩膜；于移除该第一图案化蚀刻掩膜之后，在该图案化硬掩膜层上方形成第二图案化蚀刻掩膜，其曝露出至少一个，但非全部的该多个分离的开口；移除曝露于该第二图案化蚀刻掩膜的该图案化硬掩膜层的至少一部分；以及透过该第二图案化蚀刻掩膜实行至少一个第二蚀刻工艺，以定义该绝缘材料层中的沟槽与延伸通过该蚀刻停止层并至该结构的开口。10.如权利要求9所述的方法，其特征在于，该交叉的线状特征以大约90度角彼此交叉。11.如权利要求9所述的方法，其特征在于，该交叉的线状特征以非正交的角度彼此交叉。12.如权利要求9所述的方法，其特征在于，该分离的开口具有实质上矩形的结构。13.如权利要求9所述的方法，其特征在于，至少部分的该交叉的线状特征是借由实行定向自组装工艺操作所形成。14.一种形成半导体装置的方法，该方法包括：在结构上方形成图案化硬掩膜层，该图案化硬掩膜层包括多个交叉线状特征，其定义具有实质上矩形的结构的多个分离的开口，其中，形成该图案化硬掩膜层包括形成包含第一多个线状特征的第一图案化硬掩膜层和包含第二多个线状特征的第二图案化硬掩膜层...

【专利技术属性】
技术研发人员：G·M·施密德，J·A·瓦尔，R·A·法雷尔，C·帕克，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY