一种使用无锁定指示锁相环的SoC片内时钟生成电路制造技术

本发明专利技术一种使用无锁定指示锁相环的SoC片内时钟生成电路，通过计数锁定电路来实现在SoC片内自产生的锁定信号。计数锁定电路对片外输入的时钟进行计数，通过无锁定锁相环锁定时间与输入时钟频率相乘的结果获得锁相环锁定时计数器的计数值。如果计数值达到锁相环的锁定时间选择的计数值，计数锁定电路输出稳定指示的锁定信号，锁定信号为低表示锁相环未锁定，为高表示已锁定；通过时钟输出电路解决无锁定锁相环在未锁定前已输出时钟信号的问题，利用与逻辑电路使得无锁定指示锁相环锁定之前SoC无时钟，锁定之后有稳定的时钟，确保SoC设计功能的正确性和可靠性；并且利用同步电路实现了锁定信号与锁相环输出时钟信号的同步。

【技术实现步骤摘要】
一种使用无锁定指示锁相环的SoC片内时钟生成电路
本专利技术属于时钟生成电路，具体为一种使用无锁定指示锁相环的SoC片内时钟生成电路。
技术介绍
随着芯片频率的提升，锁相环在系统级芯片SoC的设计中得到广泛使用。锁相环主要由鉴相鉴频器、环路滤波器和压控振荡器组成，其输出稳定的时钟需要一段锁定时间，对锁相环锁定方式的设计也决定了锁相环在系统中的具体应用。锁相环的锁定，一般有两种方式：一种是在锁相环内部设计锁定电路，如中国专利CN102122957A，名称为一种锁相环快速锁定的电路及方法，通过设置和控制宽带宽环路滤波器和窄带宽环路滤波器两个环路达到对锁相环的快速锁定，其实质是设计了一个内部具有锁定指示的锁相环。中国专利CN101588177，名称为数字锁定指示器、锁相环频率综合器及无线收发机，其设计的数字锁定器，包括依次连接的或门、延时电路、触发器组、选择器及控制器。但该锁定器依赖于锁相环内部的鉴相鉴频器，其实质也是设计了一个内部具有锁定指示的锁相环。另一种是锁相环本身无锁定指示，通过额外增加电路，完成对锁相环锁定的指示。中国专利CN1697325，名称为用于锁相环的数字锁定检测器，依据本文档来自技高网...

【技术保护点】
一种使用无锁定指示锁相环的SoC片内时钟生成电路，其特征在于，包括无锁定指示锁相环，计数锁定电路和时钟输出电路；所述的计数锁定电路包括计数值寄存器(1)，加法器加数选择器(2)，加法器(3)，计数值选择器(4)，锁定寄存器(5)和计数值判定选择器(6)；计数值寄存器(1)的输出端输出计数值分别与加法器(3)的第一输入端、计数值判定选择器(6)的输入端和计数值选择器(4)的高电平选择输入端连接；加法器加数选择器(2)的高电平选择输入端连接低电平信号，低电平选择输入端连接高电平信号，输出端连接加法器(3)的第二输入端；加法器(3)的输出端连接计数值选择器(4)的低电平选择输入端；计数值选择器(4)...

【技术特征摘要】
1.一种使用无锁定指示锁相环的SoC片内时钟生成电路，其特征在于，包括无锁定指示锁相环，计数锁定电路和时钟输出电路；所述的计数锁定电路包括计数值寄存器(1)，加法器加数选择器(2)，加法器(3)，计数值选择器(4)，锁定寄存器(5)和计数值判定选择器(6)；计数值寄存器(1)的输出端输出计数值分别与加法器(3)的第一输入端、计数值判定选择器(6)的输入端和计数值选择器(4)的高电平选择输入端连接；加法器加数选择器(2)的高电平选择输入端连接低电平信号，低电平选择输入端连接高电平信号，输出端连接加法器(3)的第二输入端；加法器(3)的输出端连接计数值选择器(4)的低电平选择输入端；计数值选择器(4)的输出端连接计数值寄存器(1)的触发端；锁定寄存器(5)的输出端输出锁定信号，并分别连接到加法器加数选择器(2)的选择端和计数值选择器(4)的选择端；计数值判定选择器(6)的输出端连接锁定寄存器(5)的触发端，选择端连接锁定时间选择信号；计数值寄存器(1)和锁定寄存器(5)的时钟端分别连接外部时钟信号，复位端分别连接外部复位信号；所述的时钟输出电路包括同步电路和与逻辑电路；经同步电路同步的锁定信号与无锁定指示锁相环...

【专利技术属性】
技术研发人员：赵翠华，张洵颖，张丽娜，裴茹霞，杨博，李红桥，肖建青，娄冕，
申请(专利权)人：中国航天科技集团公司第九研究院第七七一研究所，
类型：发明
国别省市：陕西;61