半导体装置制造方法及图纸

本发明专利技术希望解决的课题在于提供一种能够使沟槽间的耗尽层形成变得容易的半导体装置。实施方式的半导体装置具有第1导电类型的漂移层、在所述漂移层上设置的第2导电类型的基极层、在所述基极层上设置的第1导电类型的源极层、多个沟槽、与所述基极层邻接且隔着第1绝缘膜设置于所述沟槽内的栅电极、以及在所述沟槽内在所述栅电极之下隔着具有比所述第1绝缘膜高的介电常数的第2绝缘膜而被设置的场板电极。

【技术实现步骤摘要】
【专利摘要】本专利技术希望解决的课题在于提供一种能够使沟槽间的耗尽层形成变得容易的半导体装置。实施方式的半导体装置具有第1导电类型的漂移层、在所述漂移层上设置的第2导电类型的基极层、在所述基极层上设置的第1导电类型的源极层、多个沟槽、与所述基极层邻接且隔着第1绝缘膜设置于所述沟槽内的栅电极、以及在所述沟槽内在所述栅电极之下隔着具有比所述第1绝缘膜高的介电常数的第2绝缘膜而被设置的场板电极。【专利说明】半导体装置关联申请本申请享受以日本专利申请2013-13703号(申请日:2013年I月28日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
本专利技术的实施方式涉及半导体装置。
技术介绍
在上下电极构造的MOSFET (Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)中，为了维持开关截止(OFF)时的元件耐压，漂移层的杂质浓度以及膜厚被调整为规定的范围。漂移层的杂质浓度以及膜厚由于构成漂移层的半导体材料的物性界限而被限制。因此，在元件耐压与导通(ON)电阻之间产生折衷的关系。存在如下的MOSFET:在沟槽型的栅电极之下，设置有与源电极或者栅电极电连接的场板电极。通过在栅电极之下设置场板电极，在对漏电极施加了电压时，在沟槽间耗尽层扩展。由此，元件耐压不会降低，而能够提高漂移层的杂质浓度，其结果，在具备场板电极的MOSFET中，能够降低导通电阻。为了降低导通电阻，需要例如提高漂移层的杂质浓度。但是，如果将漂移层的杂质浓度提高至一定以上， 则有可能阻碍沟槽间的耗尽层形成，而难以确保MOSFET的耐压。
技术实现思路
本专利技术希望解决的课题在于提供一种能够使沟槽间的耗尽层形成变得容易的半导体装置。实施方式的半导体装置，具有--第I导电类型的漏极层;第I导电类型的漂移层，设置于所述漏极层上；第2导电类型的基极层，设置于所述漂移层上；第I导电类型的源极层，选择性地设置于所述基极层的表面；多个沟槽，设置为从所述源极层的表面到达至所述漂移层；栅电极，与所述基极层邻接，隔着第I绝缘膜设置于所述沟槽内；场板电极，在所述沟槽内，在所述栅电极之下，隔着具有比所述第I绝缘膜高的介电常数的第2绝缘膜设置；漏电极，与所述漏极层连接；以及源电极，与所述基极层以及所述源极层连接。【专利附图】【附图说明】图1是第I实施方式的半导体装置Ia的主要部分剖面图。图2是示出第I实施方式的半导体装置Ia的每个制造工艺的剖面图。图3是比较例的半导体装置Ib的主要部分剖面图。图4是第2实施方式的半导体装置Ic的主要部分剖面图。图5是示出第2实施方式的半导体装置Ic的每个制造工艺的剖面图。【具体实施方式】以下，参照附图，说明本专利技术的实施方式。在实施方式中的说明中使用的图是用于使说明变得容易的示意性的图，图中的各要素的形状、尺寸、大小关系等在实际的实施中不一定限于图示，能够在得到本专利技术的效果的范围内适宜变更。虽然通过η型说明第I导电类型、通过P型说明第2导电类型，但每一个也可以设为其相反的导电类型。作为半导体，以硅(Si)为一个例子进行了说明，但还能够应用于碳化硅(SiC)、氮化镓(GaN)等化合物半导体。作为绝缘膜，以氧化硅为一个例子进行了说明，但还能够使用氮化硅、氮氧化硅、氧化铝(Al2O3)等其他绝缘体。另外，在用n+、n表示了 η型的导电类型的情况下，设为按照该顺序η型杂质浓度变低。在P型中，也同样地设为按照ρ+、ρ的顺序P型杂质浓度变低。(半导体装置Ia的构造)使用图1，说明本专利技术的第I实施方式的半导体装置la。图1示出第I实施方式的半导体装置Ia的主要部分剖面图。半导体装置Ia具有n+型漏极层10 (漏极层)、η型漂移层11 (漂移层)、P型基极层12 (基极层)、ρ+型接触层13、η+型源极层14 (源极层)、沟槽15、场板电极16、栅电极17、第I绝缘膜18、第2绝缘膜19、漏电极30、以及源电极31。η.型漏极层10例如是硅基板。具有比η.型漏极层10低的η型的杂质浓度的η型漂移层11设置于η+型漏极层10上。η型漂移层11是例如通过CVD法(Chemical VaporDeposition,化学气相淀积法)外延生长的η型外延层。在η型漂移层11上，设置了 P型基极层12。在该P型基极层12上，设置了具有比P型基极层12高的P型的杂质浓度的P+型接触层13。然后，以夹住该P+型接触层13的方式，在P型基极层12上设置了具有比η型漂移层11高的η型的杂质浓度的η+型源极层14。多个沟槽15被设置为从P+型接触层13以及η.型源极层的表面到达至η型漂移层11。另外，沟槽15的上部侧面与η+型源极层14相接。换言之，沟槽15设置于η+型源极层14、与邻接的η+型源极层14之间。第I绝缘膜18设置于沟槽15的底部，场板电极16设置于该第I绝缘膜18。在场板电极16的侧面，设置了第2绝缘膜19，在场板电极16的顶部，设置了第I绝缘膜18。第2绝缘膜19与场板电极16以及沟槽15的侧壁相接。即，场板电极16隔着第I绝缘膜18以及第2绝缘膜19配置于沟槽15内。此处，在场板电极16中，例如，使用多晶硅(poly-Si)。另外，选择第I绝缘膜以及第2绝缘膜的材料，以使第2绝缘膜的介电常数高于第I绝缘膜的介电常数。例如，在第I绝缘膜中使用氧化硅(SiO2 ;介电常数是3.9)，在第2绝缘膜中使用氮化硅(SiN ;介电常数是7.5)。另外，场板电极16与后述源电极31电连接，具有源极电位。在场板电极16之上、且在P型基极层12与邻接的P型基极层12之间，设置了栅电极17。在沟槽15内，隔着第I绝缘膜18设置了栅电极17。另外，栅电极17的侧面的第I绝缘膜18的厚度(设置于栅电极17与P型基极层12之间的第I绝缘膜18的厚度)比场板电极16的侧面的第2绝缘膜19的厚度(设置于场板电极16与η型漂移层11之间的第2绝缘膜19的厚度)薄。另外，在栅电极17中，例如，使用多晶硅(poly-Si)。以与η+漏极层10电连接的方式设置漏电极30。然后，以与ρ+型接触层13以及η+型源极层14电连接的方式设置源电极31。在漏电极30以及源电极31中，例如，使用铝(Al)、铜(Cu)等金属。第I实施方式的半导体装置Ia具有以上那样的结构。另外，在本实施方式中，以MOSFET构造进行了说明，但不限于此，即使是例如绝缘栅极双极性晶体管(Insulated Gate Bipolar Transistor ;IGBT)构造也能够实施。在该情况下，在η+型漏极层10与漏电极30之间设置P型集电极区域。(半导体装置Ia的动作)说明半导体装置Ia的动作。例如，在相对源电极31对漏电极30施加了正电位的状态下，对栅电极17施加比阈值电压大的正的电压。在该情况下，在位于沟槽15侧面附近的P型基极层12中形成反转层。由此，半导体装置Ia成为导通状态，流过电子电流。该电子电流经由η+型源极层14、在ρ型基极层12形成的η型的反转层(即半导体装置Ia的沟道)、η型漂移层11、以及η+型漏极层10，从源电极31流向漏电极30。即，在导通状态下，电流从漏电极30流向源电极31。另一方面本文档来自技高网...

【技术保护点】
一种半导体装置，具有：第1导电类型的漏极层；第1导电类型的漂移层，设置于所述漏极层上；第2导电类型的基极层，设置于所述漂移层上；第1导电类型的源极层，选择性地设置于所述基极层的表面；多个沟槽，设置为从所述源极层的表面到达至所述漂移层；栅电极，与所述基极层邻接，隔着第1绝缘膜设置于所述沟槽内；场板电极，在所述沟槽内，在所述栅电极之下隔着具有比所述第1绝缘膜高的介电常数的第2绝缘膜而被设置；漏电极，与所述漏极层连接；以及源电极，与所述基极层以及所述源极层连接。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：佐藤信幸，一关健太郎，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP