半导体结构及其形成方法技术

本发明专利技术公开了一种半导体结构以及形成该结构的方法。根据一个实施例，一种结构包括分别位于衬底的三个区内的三种器件。第一器件包括第一栅叠层，并且第一栅叠层包括第一介电层。第二器件包括第二栅叠层，并且第二栅叠层包括第二介电层。第三器件包括第三栅叠层，并且第三器件包括第三介电层。第三介电层的厚度小于第二介电层的厚度，并且第二介电层的厚度小于第一介电层的厚度。第三栅叠层的栅极长度在量上与第一栅叠层的栅极长度和第二栅叠层的栅极长度不同。

【技术实现步骤摘要】
半导体结构及其形成方法相关申请本申请要求于2012年12月28日提交的标题为“NovelPowerGatingApproachonTGODevicesinHKMGCMOSTechnology”的美国临时专利申请61/747,106号的优先权，该申请的全部内容通过引用结合于此。
本专利技术总的来说涉及集成电路，更具体地，涉及半导体结构及其形成方法。
技术介绍
半导体集成电路（IC）产业已经历了快速的增长。在IC材料和设计中的技术进步已经产生了数代IC，其中，每一代IC都比上代IC具有更小和更复杂的电路。然而，这些进步增大了加工和制造IC的复杂性，并且为了实现这些进步，在IC加工和制造中需要的类似的发展。在IC的发展过程中，在几何尺寸（例如，使用制造工艺可以生产的最小部件（或线））缩小的同时，功能密度（例如，每一芯片面积上互连器件的数目）通常增大。这种按比例缩小工艺通过提高生产效率和降低相关成本而提供益处。然而，由于不断地按比例缩小器件，加剧了互连器件的各种性能特征之间的差异。
技术实现思路
根据本专利技术的一个方面，提供了一种结构，包括：第一器件，包括第一栅叠层，第一器件位于衬底的第一区中，第一栅叠层包括第一介电层；第二器件，包括第二栅叠层，第二器件位于衬底的第二区中，第二栅叠层包括第二介电层，第二介电层的厚度小于第一介电层的厚度；以及第三器件，包括第三栅叠层，第三器件位于衬底的第三区中，第三栅叠层包括第三介电层，第三介电层的厚度小于第二介电层的厚度，第三栅叠层的栅极长度不同于第一栅叠层的栅极长度和第二栅叠层的栅极长度。优选地，第一栅叠层的栅极长度等于第二栅叠层的栅极长度。优选地，第一栅叠层包括位于第一介电层上方的第一高k介电层，第二栅叠层包括位于第二介电层上方的第二高k介电层，以及第三栅叠层包括位于第三介电层上方的第三高k介电层。优选地，第一栅叠层、第二栅叠层和第三栅叠层中的每一个都包括栅电极，栅电极包括金属。优选地，第三栅叠层的栅极长度与第一栅叠层的栅极长度和第二栅叠层的栅极长度的偏差在5nm以内。优选地，第一介电层的厚度在至之间，第二介电层的厚度在至之间，第三介电层的厚度在至之间。优选地，第三介电层的厚度比第二介电层的厚度小和之间的范围。优选地，第一区是衬底的输入/输出区，第二区是第一核心区、存储区或它们的组合，并且第三区是第二核心区。根据本专利技术的另一方面，提供了一种结构，包括：衬底的第一区，第一区包括第一器件和第二器件，第一器件包括第一栅叠层，第二器件包括第二栅叠层，第一栅叠层和第二栅叠层均包括具有第一厚度的第一介电层，第一栅叠层具有第一栅叠层的相对侧壁之间的第一长度，第二栅叠层具有第二栅叠层的相对侧壁之间的第二长度，第一节距在第一栅叠层和第二栅叠层之间；衬底的第二区，第二区包括第三器件和第四器件，第三器件包括第三栅叠层，第四器件包括第四栅叠层，第三栅叠层和第四栅叠层均包括具有第二厚度的第二介电层，第二厚度大于第一厚度，第三栅叠层具有第三栅叠层的相对侧壁之间的第三长度，第四栅叠层具有第四栅叠层的相对侧壁之间的第四长度，第二节距在第三栅叠层和第四栅叠层之间；以及衬底的第三区，第三区包括第五器件和第六器件，第五器件包括第五栅叠层，第六器件包括第六栅叠层，第五栅叠层和第六栅叠层均包括具有第三厚度的第三介电层，第三厚度大于第二厚度，第五栅叠层具有第五栅叠层的相对侧壁之间的第五长度，第六栅叠层具有第六栅叠层的相对侧壁之间的第六长度，第三节距在第五栅叠层和第六栅叠层之间，第一长度和第二长度中的每一个在尺寸上与第三长度、第四长度、第五长度和第六长度的每一个都不同。优选地，该结构还包括衬底的第四区，第四区包括第七器件和第八器件，第七器件包括第七栅叠层，第八器件包括第八栅叠层，第七栅叠层和第八栅叠层均包括具有第二厚度的第二介电层。优选地，第一区是第一核心区，第二区是第二核心区，第三区是输入/输出区，以及第四区是存储区。优选地，第一节距、第二节距和第三节距在距离上是相等的。优选地，第一栅叠层和第二栅叠层中的每一个进一步包括位于第一介电层上方的第一高k介电层和位于第一高k介电层上方的第一栅电极，第一栅电极包括第一金属；第三栅叠层和第四栅叠层中的每一个进一步包括位于第二介电层上方的第二高k介电层和位于第二高k介电层上方的第二栅电极，第二栅电极包括第二金属；第五栅叠层和第六栅叠层中的每一个进一步包括位于第三介电层上方的第三高k介电层和位于第三高k介电层上方的第三栅电极，第三栅电极包括第三金属。优选地，第三长度、第四长度、第五长度和第六长度是相等的。根据本专利技术的另一方面，提供了一种方法，包括：在衬底的第一区中形成第一介电层，第一介电层具有第一厚度；在衬底的第二区中形成第二介电层，第二介电层具有第二厚度，第一厚度大于第二厚度；在衬底的第三区中形成第三介电层，第三介电层具有第三厚度，第二厚度大于第三厚度；形成包括第一介电层的第一栅叠层，第一栅叠层具有第一栅极长度；形成包括第二介电层的第二栅叠层，第二栅叠层具有第二栅极长度；以及形成包括第三介电层的第三栅叠层，第三栅叠层具有第三栅极长度，第三栅极长度大于或小于第一栅极长度和第二栅极长度。优选地，该方法还包括：在第一介电层、第二介电层和第三介电层的上方形成高k介电层；以及在高k介电层上方形成包括金属的栅电极层，其中，第一栅叠层、第二栅叠层和第三栅叠层中的每一个进一步包括高k介电层和栅电极层。优选地，第一栅极长度等于第二栅极长度。优选地，第三栅极长度与第一栅极长度和第二栅极长度的偏差在5nm以内。优选地，该方法还包括：在衬底的第四区中形成第二介电层；以及形成包括第二介电层的第四栅叠层。优选地，第一区是衬底的输入/输出区，第二区是第一核心区、存储区或它们的组合，以及第三区是第二核心区。附图说明为了更充分地理解实施例及其优点，现结合附图参考以下描述，其中：图1至图8示出了根据本实施例的工艺流程和结构。具体实施方式以下详细论述了本实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的专利技术构思。所论述的具体实施例仅仅是对制造和使用本专利技术主题的具体方式的说明，而不用于限制不同实施例的范围。参考具体环境来描述实施例，即，形成半导体器件的工艺，其中，至少3个器件包括位于栅叠层中的介电层，该介电层在不同器件之间具有不同的厚度。此外，可以以各种方式来偏置（改变）器件的栅极长度。其他实施例包括器件数目的变化和/或介电层的厚度的变化以及不同的偏置。尽管下文中按照特定的顺序来描述，但是可以按照任何逻辑顺序来实施方法实施例。另外，附图中使用的类似的参考数字代表类似的部件。图1至图8示出了根据本实施例的工艺流程和结构。图1示出了衬底20。衬底20可以是半导体衬底，其还可以是硅衬底、碳化硅衬底、锗化硅衬底或由其他半导体材料形成的衬底。衬底20可以是块状衬底、绝缘体上半导体（SOI）衬底或其他可接受的衬底。衬底20可以轻掺杂有p型或n型杂质。图1中区分了衬底20的第一区22、第二区24、第三区26、第四区28。在一个实施例中，第一区22是薄核心区，诸如包含核心电路的器件，其中晶体管具有薄栅极电介质；第二区24是厚核心区，诸如包含核心电路的器件，其中晶体管具有相对较厚的栅极电介质；第本文档来自技高网...

【技术保护点】
一种结构，包括：第一器件，包括第一栅叠层，所述第一器件位于衬底的第一区中，所述第一栅叠层包括第一介电层；第二器件，包括第二栅叠层，所述第二器件位于所述衬底的第二区中，所述第二栅叠层包括第二介电层，所述第二介电层的厚度小于所述第一介电层的厚度；以及第三器件，包括第三栅叠层，所述第三器件位于所述衬底的第三区中，所述第三栅叠层包括第三介电层，所述第三介电层的厚度小于所述第二介电层的厚度，所述第三栅叠层的栅极长度不同于所述第一栅叠层的栅极长度和所述第二栅叠层的栅极长度。

【技术特征摘要】
2012.12.28 US 61/747,106;2013.03.12 US 13/795,8341.一种半导体结构，包括：第一器件，包括第一栅叠层，所述第一器件位于衬底的第一区中，所述第一栅叠层包括第一介电层；第二器件，包括第二栅叠层，所述第二器件位于所述衬底的第二区中，所述第二栅叠层包括第二介电层，所述第二介电层的厚度小于所述第一介电层的厚度；第三器件，包括第三栅叠层，所述第三器件位于所述衬底的第三区中，所述第三栅叠层包括第三介电层，所述第三介电层的厚度小于所述第二介电层的厚度，所述第三栅叠层的栅极长度不同于所述第一栅叠层的栅极长度和所述第二栅叠层的栅极长度；以及第四器件，包括第四栅叠层，所述第四器件位于所述衬底的所述第三区中，所述第四栅叠层包括所述第三介电层，所述第四栅叠层的栅极长度不同于所述第三栅叠层的栅极长度。2.根据权利要求1所述的半导体结构，其中，所述第一栅叠层的栅极长度等于所述第二栅叠层的栅极长度。3.根据权利要求1所述的半导体结构，其中，所述第一栅叠层包括位于所述第一介电层上方的第一高k介电层，所述第二栅叠层包括位于所述第二介电层上方的第二高k介电层，以及所述第三栅叠层包括位于所述第三介电层上方的第三高k介电层。4.根据权利要求1所述的半导体结构，其中，所述第一栅叠层、所述第二栅叠层和所述第三栅叠层中的每一个都包括栅电极，所述栅电极包括金属。5.根据权利要求1所述的半导体结构，其中，所述第三栅叠层的栅极长度与所述第一栅叠层的栅极长度和所述第二栅叠层的栅极长度的偏差在5nm以内。6.根据权利要求1所述的半导体结构，其中，所述第一介电层的厚度在至之间，所述第二介电层的厚度在至之间，所述第三介电层的厚度在至之间。7.根据权利要求1所述的半导体结构，其中，所述第三介电层的厚度比所述第二介电层的厚度小和之间的范围。8.根据权利要求1所述的半导体结构，其中，所述第一区是所述衬底的输入/输出区，所述第二区是第一核心区、存储区或它们的组合，并且所述第三区是第二核心区。9.一种半导体结构，包括：衬底的第一区，所述第一区包括第一器件和第二器件，所述第一器件包括第一栅叠层，所述第二器件包括第二栅叠层，所述第一栅叠层和所述第二栅叠层均包括具有第一厚度的第一介电层，所述第一栅叠层具有所述第一栅叠层的相对侧壁之间的第一长度，所述第二栅叠层具有所述第二栅叠层的相对侧壁之间的第二长度，第一节距在所述第一栅叠层和所述第二栅叠层之间；所述衬底的第二区，所述第二区包括第三器件和第四器件，所述第三器件包括第三栅叠层，所述第四器件包括第四栅叠层，所述第三栅叠层和所述第四栅叠层均包括具有第二厚度的第二介电层，所述第二厚度大于所述第一厚度，所述第三栅叠层具有所述第三栅叠层的相对侧壁之间的第三长度，所述第四栅叠层具有所述第四栅叠层的相对侧壁之间的第四长度，第二节距在所述第三栅叠层和所述第四栅叠层之间；以及所述衬底的第三区，所述第三区包括第五器件和第六器件，所述第五器件包括第五栅叠层，所述第六器件包括第六栅叠层，所述第五栅叠层和所述第六栅叠层均包括...

【专利技术属性】
技术研发人员：庄学理，陈柏年，杨宝如，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71