栅介质层的制作方法技术

本发明专利技术提供一种栅介质层的制作方法，包括：提供半导体衬底；利用热氧化和/或热退火工艺，在所述半导体衬底上形成氧化硅层；对所述氧化硅层进行氮注入，形成第一氮氧化硅层；在高温环境下，对所述第一氮氧化硅层进行氮化处理，形成第二氮氧化硅层；在低温环境下，对所述第二氮氧化硅层进行氧化处理，形成栅介质层。利用本发明专利技术的方法形成的栅介质层具有较高的介电常数，同时能够有效抑制杂质在栅介质层中的扩散。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种，包括：提供半导体衬底；利用热氧化和/或热退火工艺，在所述半导体衬底上形成氧化硅层；对所述氧化硅层进行氮注入，形成第一氮氧化硅层；在高温环境下，对所述第一氮氧化硅层进行氮化处理，形成第二氮氧化硅层；在低温环境下，对所述第二氮氧化硅层进行氧化处理，形成栅介质层。利用本专利技术的方法形成的栅介质层具有较高的介电常数，同时能够有效抑制杂质在栅介质层中的扩散。【专利说明】
本专利技术涉及一种用于半导体MOS器件的制造工艺，更确切的说，本专利技术涉及一种栅介质层的制备方法。
技术介绍
超大规模集成电路(VLSI)和特大规模集成电路(ULSI)的快速发展，对器件加工技术提出更多的特殊要求，其中MOS器件特征尺寸进入纳米时代对栅介质层的要求就是一个明显的挑战。栅介质层的制备工艺是半导体制造工艺中的关键技术，直接影响和决定了器件的电学特性和可靠性。MOSFET器件的关键性能指标是驱动电流，驱动电流的大小取决于栅极电容。栅极电容与栅极表面积成正比，与栅介质层的厚度成反比。因此，通过增加栅极表面积和降低栅介质层均可提高栅极电容，而降低栅介质层的厚度就变成推进MOSFET器件性能提高的首要手段。但当半导体技术进入45纳米时代以来，传统单纯降低栅介质层厚度的方法遇到了前所未有的挑战。因为这时候栅介质层的厚度已经很薄(〈20A)，栅极漏电流中的隧道穿透机制已经起到主导作用。随着栅介质层的厚度的进一步降低，栅极漏电流也会以指数形式增长。栅介质层的厚度每降低2A，栅极漏电流就会增加10倍。另一方面，栅极、栅介质层和硅衬底之间存在杂质的浓度梯度，随着栅介质层厚度的不断降低，栅极里掺入的硼等杂质会从栅极中扩散到硅衬底中或者固定在栅介质层中，这会影响器件的阈值电压，从而影响器件的性能。诚然，增加栅介质层厚度可以有效抑制栅极漏电流和栅极中杂质的扩散，但是晶体管驱动电流、翻转延迟时间等关键性能也会大打折扣。这种驱动电流和栅极漏电对栅介质层厚度要求上的矛盾，对于传统的栅介质层而言是无法回避的。栅极电容C=e(lKA/t，其中，C=栅极电容^ci=在空气中的电容率；K=材料的介电常数；Α=栅极表面积；t=栅介质层的厚度从栅极电容的公式中我们可以看出，栅极电容不仅取决于栅极表面积和栅介质厚度，还取决于栅介质层的介电常数，故减少栅介质层不是提高栅极电容的唯一方法。即使栅介质层的厚度保持不变，提高栅介质层的介电系数K也可达到降低EOT及增加栅极电容的效果。因此，如何提高栅介质层的介电系数K成为了当务之急。现有技术，提高栅介质层的介电系数的方法大致有两大类:一类是采用全新的高介电系数的材料作为栅介质，如氮氧化铪硅(HfSiON)等。但采用全新材料涉及到栅极材料的选择，晶格常数的匹配及曝光蚀刻等一系列工艺集成问题，技术开发周期相对较长，不能立即满足45纳米技术的迫切需求。同时全新材料在技术上与以前工艺有较大差异，技术更新的成本过高。 另一大类是利用SiO2制作栅介质层，具体为将SiO2层中掺入氮使之成为致密的氮氧化硅(SiON)，利用氮氧化硅作为栅介质层，可显著提高栅介质层的介电常数。因为利用未掺杂的SiO2制作栅介质层的介电常数值是3.9，而未掺杂的氮化硅(Si3N4)的介电常数可达到7。通过对SiO2中掺杂的氮原子的含量可以控制形成的氮氧化硅(也就是栅介质层)的介电常数。另外，氮原子的掺入还能有效的抑制SiO2中的杂质(比如硼)等栅介质层中的扩散。同时，该方法仍然采用SiO2作为栅介质的主体，因此与前期技术有良好的连续性和兼容性。目前现有技术中利用三种主要的方法可实现SiO2中的掺氮以形成氮氧化硅，以提高栅介质层的介电常数。第一种方法是在SiO2的生长过程中通入NO等含氮气体，从而在生长过程中直接掺入氮。但这种方法掺杂的氮均匀性很难控制，不能适应半导体生产的要求。第二种方法是在SiO2介质生长完成后，采用在Ν0/Ν20等含氮气体环境中进一步退火的办法掺杂氮。这种方法掺入的氮原子容易聚积在SiO2和沟道的界面处，从而对沟道中载流子的迁移速度产生负面影响。第三种方法是在SiO2生长结束后，通过等离子体实现氮掺杂。该方法掺入的氮原子浓度高，深度上主要分布在栅介质的上表面而远离Si02/Si界面，是目前半导体业界广泛接受的提高栅介质介电系数的方法。其具体工艺由三步组成:I)采用原位水蒸汽氧化(ISSG, In-Situ Steam Generation)方法生长SiO2层；2)采用解I禹等离子氮化(DPN, Decoupled Plasma Nitridation)的方法利用氮离子向SiO2层中掺杂氮离子，形成氮氧化硅层；3)采用后续高温退火工艺(PNA,Post Nitridation Anneal)对氮氧化娃层进行高温退火，以减少在氮离子掺杂过程中在氮氧化硅层中造成的等离子体损伤。在上述制备工艺中，由于掺入的氮元素的浓度较高且主要分布在栅介质的上表面，因此对后续高温退火工艺(PNA，Post Nitridation Anneal)的温度、气体氛围和时间间隔必须严格控制，以防止本征氧化层和有机吸附而对氮元素掺杂造成的影响；此外，后续高温退火工艺既容易造成表面氮元素的挥发，又能使氮元素获得能量而继续扩散，造成部分氮元素聚积在SiO2ZSi界面处，从而对沟道中载流子的迁移速度产生负面影响。
技术实现思路
本专利技术解决的问题是提供一种，形成的栅介质层具有较高的介电常数，同时能够有效抑制杂质在栅介质层中的扩散。为解决上述问题，本专利技术提供一种，包括:提供半导体衬底；利用热氧化和/或热退火工艺，在所述半导体衬底上形成氧化硅层；对所述氧化硅层进行氮注入，形成第一氮氧化硅层；在高温环境下，对所述第一氮氧化硅层进行氮化处理，形成第二氮氧化硅层；在低温环境下，对所述第二氮氧化硅层进行氧化处理，形成栅介质层。可选地，所述热氧化工艺利用炉管进行，所述热退火工艺利用快速热退火设备进行。可选地，所述热退火工艺为:原位水蒸汽氧化工艺和/或快速热氧化工艺。可选地，所述原位水蒸汽氧化工艺利用N2O和H2的混合气体进行，或所述原位水蒸汽氧化工艺利用O2和H2的混合气体进行。可选地，所述第一氮氧化硅层利用去耦等离子体氮化工艺、远程等离子体氮化工艺、垂直扩散氮化工艺的一种或多种制作。可选地，所述垂直扩散氮化工艺利用NO，N2O或NH3中的一种、两种或者三种气体的混合进行。可选地，所述高温环境的温度范围为1000-1250摄氏度，所述氮化处理的时间范围为5-120秒。可选地，所述氮化处理在Ar或N2的气体氛围下进行。可选地，所述低温环境的温度范围为500-800摄氏度，所述氧化处理的时间范围为5-120秒。可选地，所述氧化处理利用O2气体进行，或者所述氧化处理利用O2与H2的混合气体，或利用N2O与H2的混合气体进行。与现有技术相比，本专利技术具有以下优点:本专利技术首先利用热氧化和/或热退火工艺，在所述半导体衬底上形成氧化硅层；然后，对所述氧化硅层进行氮注入，形成第一氮氧化硅层；之后在高温环境下对第一氮氧化硅层进行氮化处理，一方面能够有效修复半导体衬底中的晶格损伤，另一方面，使得形成的第二氮氧化硅层的S1-N键较为稳定，使得第二氮氧化硅层中的氮含量较稳定；接着，在低温环本文档来自技高网...

【技术保护点】
一种栅介质层的制作方法，其特征在于，包括：提供半导体衬底；利用热氧化和/或热退火工艺，在所述半导体衬底上形成氧化硅层；对所述氧化硅层进行氮注入，形成第一氮氧化硅层；在高温环境下，对所述第一氮氧化硅层进行氮化处理，形成第二氮氧化硅层；在低温环境下，对所述第二氮氧化硅层进行氧化处理，形成栅介质层。

【技术特征摘要】

【专利技术属性】
技术研发人员：张红伟，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31