在PCB文件中提取可编程逻辑器件的管脚绑定的方法技术

本发明专利技术涉及在PCB文件中提取可编程逻辑器件的管脚绑定的方法，包括以下步骤：打开PCB文件并生成包含有FPGA的管脚编号和IO信号名的原始文本文件；扫描原始文本文件生成管脚映射数据组；对管脚映射数据组进行信号过滤；对经过信号过滤后，管脚映射数据组中剩余的内容，以脚本语言的形式将管脚编号和IO信号名进行绑定，生成约束数据组；将约束数据组输出为约束文件。本发明专利技术所述的方法，通过特定算法从FPGA所在的PCB文件中自动提取FPGA的管脚编号和IO信号名的关联数据，然后将关联数据自动转换成满足开发工具要求的脚本语言并生成对应的约束文件，大大减轻开发者进行绑定管脚的时间，且杜绝人为错误。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及在PCB文件中提取可编程逻辑器件的管脚绑定的方法，包括以下步骤：打开PCB文件并生成包含有FPGA的管脚编号和IO信号名的原始文本文件；扫描原始文本文件生成管脚映射数据组；对管脚映射数据组进行信号过滤；对经过信号过滤后，管脚映射数据组中剩余的内容，以脚本语言的形式将管脚编号和IO信号名进行绑定，生成约束数据组；将约束数据组输出为约束文件。本专利技术所述的方法，通过特定算法从FPGA所在的PCB文件中自动提取FPGA的管脚编号和IO信号名的关联数据，然后将关联数据自动转换成满足开发工具要求的脚本语言并生成对应的约束文件，大大减轻开发者进行绑定管脚的时间，且杜绝人为错误。【专利说明】在PCB文件中提取可编程逻辑器件的管脚绑定的方法
本专利技术涉及可编程逻辑设计领域，具体说是在PCB文件中提取可编程逻辑器件的管脚绑定的方法。所述PCB文件指印刷电路板文件，尤指Cadence格式的PCB文件。
技术介绍
现代数字电路设计中，可编程逻辑器件(FPGA)被广泛应用，FPGA作为专用集成电路(ASIC)领域中的一种半定制电路而出现，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA内部包括三个部分:可配置逻辑模块CLB (Configurable Logic Block)、输入输出模块IOB (Input Output Block)和内部连线(Interconnect)。这三个部分一起构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，所述可配置逻辑模块CLB、输入输出模块IOB和内部连线之间利用金属连线互相连接或利用金属连线连接到10模块。FPGA的逻辑是通过向其内部的静态存储单元加载编程数据来实现的，存储在静态存储器单元中的值，决定了逻辑单元(基本逻辑单元模块)的逻辑功能以及可配置逻辑模块CLB之间的联接方式或可配置逻辑模块CLB与输入输出模块IOB之间的联接方式，FPGA通过所有输入输出模块IOB体现其功能。这些特点决定了 FPGA逻辑功能可重配、允许无限次编程。现在大规模FPGA的逻辑设计均支持采用硬件电路描述语言(VHDL或者Verilog)实现，各大FPGA厂家均提供自己的开发工具，如Xilinx的ISE,再如Altera的Quartus。开发者在利用这些厂家提供的开发工具进行FPGA设计时，都不可避免的涉及到绑定管脚的操作，所述绑定管脚指将管脚编号和10信号名进行绑定。FPGA厂家提供的这些开发工具通常支持两种绑定管脚的方法。第一种绑定管脚的方法是可视化的图形界面手工绑定，即:提供一个可视化的图形界面，由开发者手工将10信号名一个个绑定到对应的管脚编号上。第二种绑定管脚的方法是脚本约束，即:直接在FPGA实现约束文件中，以脚本语言的形式将管脚编号和10信号名进行绑定，Xilinx的UCF约束文件和Altera的QSF约束文件均支持此种脚本约束的方法。当FPGA的IO规模比较大时，比如大于300个以上10，无论是采用可视化的图形界面手工绑定还是采用脚本约束，都相当繁琐，需要耗费开发者大量的时间，且容易出错。
技术实现思路
针对现有技术中存在的缺陷，本专利技术的目的在于提供在PCB文件中提取可编程逻辑器件的管脚绑定的方法，通过特定算法从FPGA所在的PCB文件中自动提取FPGA的管脚编号和10信号名的关联数据，然后将关联数据自动转换成满足开发工具要求的脚本语言并生成对应的约束文件，大大减轻开发者进行绑定管脚的时间，且杜绝人为错误。为达到以上目的，本专利技术采取的技术方案是:在PCB文件中提取可编程逻辑器件的管脚绑定的方法，其特征在于，包括以下步骤:步骤I,在Cadence的PCB设计布线工具Allegro中打开PCB文件,用Show Element操作，生成包含有FPGA的管脚编号和IO信号名的原始文本文件；步骤2，对包含有FPGA的管脚编号和IO信号名的原始文本文件进行扫描，扫描出所有同时含有管脚编号和IO信号名的文本行，生成管脚映射数据组；然后对管脚映射数据组进行信号过滤，过滤出电源管脚和地管脚，将它们从管脚映射数据组中删除；步骤3，对经过信号过滤后，管脚映射数据组中剩余的内容，以脚本语言的形式将管脚编号和IO信号名进行绑定，生成约束数据组；步骤4，将约束数据组输出为约束文件。在上述技术方案的基础上，所述PCB文件为Cadence格式的PCB文件。在上述技术方案的基础上，步骤2中，当进行信号过滤时，如果用户在人机交互界面中增加过滤条件，指定某些IO信号名按网名类型过滤时，过滤出相应的网名时，则将它们也从管脚映射数据组中删除。在上述技术方案的基础上，步骤4中，将约束数据组按Xilinx的UCF约束文件的文件格式生成最终的约束文件。在上述技术方案的基础上，步骤4中，将约束数据组按Altera的QSF约束文件的文件格式生成最终的约束文件。在上述技术方案的基础上，当进行信号过滤时，将代表总线的Cadence网名两端的尖括号“O”默认修改为方括号“[]”，或根据用户指定，将代表总线的Cadence网名两端的尖括号“O”修改为圆括号“ O ”。本专利技术所述的在PCB文件中提取可编程逻辑器件的管脚绑定的方法，通过特定算法从FPGA所在的PCB文件中自动提取FPGA的管脚编号和IO信号名的关联数据，然后将关联数据自动转换成满足开发工具要求的脚本语言并生成对应的约束文件，大大减轻开发者进行绑定管脚的时间，且杜绝人为错误。【专利附图】【附图说明】本专利技术有如下附图:图1为在Cadence的PCB工具中提取含FPGA的管脚编号和IO信号名的文本文件，图2为生成管脚约束脚本的人机交互界面，图3为图2中装入原始文件后示意图，图4为生成的Xilinx格式的约束文件，图5为生成的Altera格式的约束文件，图6为本专利技术的流程图。【具体实施方式】以下结合附图对本专利技术作进一步详细说明。Cadence是一个专门从事电子设计自动化(EDA)的软件公司，Allegro是Cadence推出的先进PCB设计布线工具，目前在EDA领域大规模成熟使用。如图1?6所示，本专利技术所述的在PCB文件中提取可编程逻辑器件的管脚绑定的方法，所述PCB文件为Cadence格式的PCB文件，包括以下步骤:步骤I,在Cadence的PCB设计布线工具Allegro中打开PCB文件,用Show Element操作，生成包含有FPGA的管脚编号和IO信号名的原始文本文件；步骤2，对包含有FPGA的管脚编号和IO信号名的原始文本文件进行扫描，扫描出所有同时含有管脚编号和IO信号名的文本行，生成管脚映射数据组；然后对管脚映射数据组进行信号过滤，过滤出电源管脚和地管脚，将它们从管脚映射数据组中删除；当进行信号过滤时，如果用户在人机交互界面中增加过滤条件，指定某些IO信号名按网名类型过滤时，过滤出相应的网名时，则将它们也从管脚映射数据组中删除；步骤3，对经过信号过滤后，管脚映射数据组中剩余的内容，以脚本语言的形式将管脚编号和IO信号名进行绑定，生成约束数据组；步骤4，将约束数据组输出为约束文件:将约束数据组按Xilinx的UCF约束文件的文件格式生成最终的约束文件(约束脚本)，或将约束数据组按Altera的QSF约束本文档来自技高网...

【技术保护点】
在PCB文件中提取可编程逻辑器件的管脚绑定的方法，其特征在于，包括以下步骤：步骤1，在Cadence的PCB设计布线工具Allegro中打开PCB文件，用Show Element操作，生成包含有FPGA的管脚编号和IO信号名的原始文本文件；步骤2，对包含有FPGA的管脚编号和IO信号名的原始文本文件进行扫描，扫描出所有同时含有管脚编号和IO信号名的文本行，生成管脚映射数据组；然后对管脚映射数据组进行信号过滤，过滤出电源管脚和地管脚，将它们从管脚映射数据组中删除；步骤3，对经过信号过滤后，管脚映射数据组中剩余的内容，以脚本语言的形式将管脚编号和IO信号名进行绑定，生成约束数据组；步骤4，将约束数据组输出为约束文件。

【技术特征摘要】

【专利技术属性】
技术研发人员：章灿辉，
申请(专利权)人：烽火通信科技股份有限公司，
类型：发明
国别省市：湖北;42