本发明专利技术提供一种带有无掺杂GeSn量子阱的pMOSFET。该MOSFET(10)的特征在于：在基底（108）上生长半导体材料（103），半导体材料（103）上面为GeSn沟道（101），在沟道和栅（106）之间是绝缘介电质薄膜（102），绝缘间隙壁（107）隔开栅与源/漏极区域（104，105）。半导体材料（103）具有比GeSn材料更大的禁带宽度，形成价带带阶，厚度很薄的沟道形成了量子阱，将导电载流子限制在其中，沟道中无掺杂杂质，可提高载流子迁移率。
【技术实现步骤摘要】
【专利摘要】本专利技术提供一种带有无掺杂GeSn量子阱的pMOSFET。该MOSFET(10)的特征在于：在基底（108）上生长半导体材料（103），半导体材料（103）上面为GeSn沟道（101），在沟道和栅（106）之间是绝缘介电质薄膜（102），绝缘间隙壁（107）隔开栅与源/漏极区域（104，105）。半导体材料（103）具有比GeSn材料更大的禁带宽度，形成价带带阶，厚度很薄的沟道形成了量子阱，将导电载流子限制在其中，沟道中无掺杂杂质，可提高载流子迁移率。【专利说明】无掺杂GeSn量子阱的金属氧化物半导体场效应晶体管
本专利技术涉及一种无惨杂GeSn 量子讲的 P 型 MOSFET (Metal-oxi de-semi conductorField-effect Transistor:金属氧化物半导体场效应晶体管)。
技术介绍
随着集成电路技术的深入发展，晶圆尺寸的提高以及芯片特征尺寸的缩小可以满足微型化、高密度化、高速化、高可靠性和系统集成化的要求。但是随着器件特征尺寸的不断缩小，特别是在进入到纳米尺度的范围后，集成电路技术的发展面临一系列物理限制的挑战。根据国际半导体技术蓝图(International Technology Roadmap forSemiconductors, ITRS)的预测，当集成电路技术节点到10纳米以下的时候,传统的Si材料已经无法满足集成电路技术进一步发展的的需要，引入高载流子迁移率材料和器件结构来提升MOSFET性能变得很有必要。为解决以上问题，前人在Si材料的基础上提出了不同的半导体材料，如SiGe，Ge，GeSn等IV族材料，GaAs、InSb等II1-V族材料，采用应变工程来提高载流子的迁移率，但是都不可避免的由于制作工艺，表面钝化方法等问题，造成器件短沟道效应(short-channeleffect)显著，存在漏电电流过大，亚阈特性退化等问题，从而降低沟道载流子迁移率，影响器件性能。理论和实验显示GeSn材料具有更高的载流子迁移率。对于弛豫的GeSn材料，当Sn的组分达到6.5°/Tll%的时候,GeSn就会变成直接带隙结构(Journal of Applied Physics,113,073707, 2013以及其中的参考文献)。改变GeSn材料的应变情况，同样可以达到此目的。这样载流子迁移率大大提高(Physical Review B, vol.75, pp.045208, 2007),从而提升MOSFET性能。
技术实现思路
本专利技术的目的是提出一种无掺杂GeSn量子阱的p型金属氧化物半导体场效应晶体管(MOSFET)的结构，提高载流子迁移率，改善器件性能。本专利技术用以实现上述目的的技术方案如下: 本专利技术所提出的金属氧化物半导体场效应晶体管具有一基底、一 GeSn沟道、一半导体层、一源极、一漏极、一绝缘介电质薄膜、一栅电极以及两绝缘间隙壁。其中，基底上生长半导体材料，GeSn沟道为单晶GeSn材料，半导体材料的禁带宽度大于沟道GeSn的禁带宽度，沟道GeSn的厚度为3_15nm ;所述形成价带带阶，将空穴限制在量子阱。绝缘介电质薄膜位于沟道上，栅电极覆盖在绝缘介电质薄膜上，绝缘间隙壁隔开栅与源极/漏极区域，源极和漏极材料为NiGeSn。本专利技术的关键是，GeSn沟道无掺杂，半导体材料的禁带宽度比沟道GeSn大，且形成量子阱结构，GeSn沟道不掺杂施主或者受主杂质，减小了载流子在沟道中的电离杂质散射，同时结合量子阱结构的沟道将载流子限制在其中，从而实现高的载流子迁移率。另外，半导体材料与GeSn沟道的晶格常数不同，可以形成压应变，性能可以进一步改善。【专利附图】【附图说明】图1为本专利技术MOSFET的截面模式图。图2为本专利技术MOSFET的俯视模式图。图3为本专利技术MOSFET制造的第一步。图4为本专利技术MOSFET制造的第二步。图5为本专利技术MOSFET制造的第三步。图6为本专利技术MOSFET制造的第四步。图7为本专利技术MOSFET制造的第五步。图8为本专利技术MOSFET制造的第六步。【具体实施方式】为了更为清晰地了解本专利技术的技术实质，以下结合附图和实施例详细说明本专利技术的结构和工艺实现: 参见图1和图2所示的无掺杂GeSn量子阱的p型金属氧化物半导体场效应晶体管10，其包括: 一基底108，采用半导体材料，或者绝缘体材料。一半导体材料103，如可采用Ge，SiGe等，位于基底108上，其禁带宽度比沟道GeSn 大。一沟道101，采用单晶GeSn材料，材料通式为Gei_xSnx (O ≤ x ≤ 0.20)，如可采用 GeQ.947SnQ.Q53 (参考文献 Proc.1EEE Intl.Electron DevicesMeeting, 2011，pp.16.7.1-16.7.3)，厚度为 3_15nm。一绝缘介电质薄膜102，生长在沟道101上，如采用H-k材料HfO2。一栅电极106，覆盖在所述绝缘介电质薄膜102上。一源极101与一漏极102，材料为NiGeSn。第一绝缘间隙壁107，位于所述栅极和源极之间，隔开栅极和源极；第二绝缘间隙壁107，位于所述栅极和漏极之间，隔开栅极和漏极。参见图3-图8，为无掺杂GeSn量子阱的p MOSFETIO的制造过程: 第一步如图3所示，在半导体基底108上利用外延生长技术或者键合技术生长禁带宽度较大的半导体材料103，形成价带的带阶。第二步如图4所示，在半导体材料上利用外延生长技术或者键合技术生长一薄层GeSn沟道(101 )，形成量子阱，将载流子限制其中。第三步如图5所示，在沟道上依次沉积绝缘介电质薄膜(102)和栅极材料。第四步如图6所示，利用光刻和刻蚀形成栅极106。第四步如图7所示，形成绝缘间隙壁107。第四步如图8所示，形成源极104和漏极105，其掺杂为p型掺杂。虽然本专利技术已以实例公开如上，然其并非用以限定本专利技术，本专利技术的保护范围当视权利要求为准。本专利技术并不局限于上述实施方式，如果对专利技术的各种改动或变形不脱离本专利技术的精神和范围，倘若这些改动和变形属于本专利技术的权利要求和等同技术范围之内，则本专利技术也意图包含这些改动和变形。【权利要求】1.一种无掺杂GeSn量子阱的p型金属氧化物半导体场效应晶体管，其特征在于，包括: 一基底，其上生长有半导体材料； 一沟道，为单晶GeSn材料，其通式为Ge7_xSnx (0〈x〈0.20)，未经掺杂，位于所述半导体材料上； 一绝缘介电质薄膜，位于所述沟道上； 一栅电极，覆盖在所述绝缘介电质薄膜上； 一源极与一漏极，分别位于所述栅电极的两侧； 第一绝缘间隙壁，位于所述栅极和源极之间，隔开栅极和源极； 第二绝缘间隙壁，位于所述栅极和漏极之间，隔开栅极和漏极； 所述半导体材料的禁带宽度比沟道GeSn大，所述沟道GeSn的厚度为3-15nm，形成价带带阶，将空穴限制在量子阱。2.如权利要求1所述的无掺杂GeSn量子阱的p型金属氧化物半导体场效应晶体管，其特征在于，基底上生长的半导体材料采用Ge或SiGe。3.如权利要求1所述的无掺杂GeSn量子阱的p型金属氧化物半导体场效应晶体管，其特征在于，基底上利用外延生长技术或者键合技术生长所述半导体材料。4.如权本文档来自技高网...
【技术保护点】
一种无掺杂GeSn量子阱的 p 型金属氧化物半导体场效应晶体管，其特征在于，包括：一基底，其上生长有半导体材料；一 沟道，为单晶GeSn材料，其通式为Ge1‑xSnx（0<x<0.20）,未经掺杂，位于所述半导体材料上；一绝缘介电质薄膜，位于所述沟道上；一栅电极，覆盖在所述绝缘介电质薄膜上；一源极与一漏极，分别位于所述栅电极的两侧；第一绝缘间隙壁，位于所述栅极和源极之间，隔开栅极和源极；第二绝缘间隙壁，位于所述栅极和漏极之间，隔开栅极和漏极;所述半导体材料的禁带宽度比沟道GeSn大，所述沟道GeSn的厚度为3‑15nm，形成价带带阶，将空穴限制在量子阱。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘艳，韩根全，刘明山，
申请(专利权)人：重庆大学，
类型：发明
国别省市：重庆;85
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