晶体管布局装置制造方法及图纸

一种晶体管布局装置，包含半导体基底、栅极结构及第一、二金属层，半导体基底包括漏极区与源极区，漏极区在相邻源极区间且源极区在相邻漏极区间而成阵列排列，栅极结构包括在漏极区与源极区间的栅极；第一金属层包括多数第一块状区及第一图案化板状区，第一块状区电连接漏极区，第一图案化板状区间隔围绕第一块状区并电连接源极区，第二金属层包括多数第二块状区及第二图案化板状区，第二块状区电连接第一图案化板状区，第二图案化板状区间隔围绕第二板状区并电连接第一块状区。本发明专利技术通过此第一、二块状区，有效降低第一、二金属层的寄生电阻。

【技术实现步骤摘要】
【专利摘要】一种晶体管布局装置，包含半导体基底、栅极结构及第一、二金属层，半导体基底包括漏极区与源极区，漏极区在相邻源极区间且源极区在相邻漏极区间而成阵列排列，栅极结构包括在漏极区与源极区间的栅极；第一金属层包括多数第一块状区及第一图案化板状区，第一块状区电连接漏极区，第一图案化板状区间隔围绕第一块状区并电连接源极区，第二金属层包括多数第二块状区及第二图案化板状区，第二块状区电连接第一图案化板状区，第二图案化板状区间隔围绕第二板状区并电连接第一块状区。本专利技术通过此第一、二块状区，有效降低第一、二金属层的寄生电阻。【专利说明】晶体管布局装置
本专利技术涉及一种布局装置，特别是涉及一种晶体管布局装置。
技术介绍
参阅图1、图2，一般应用于功率晶体管元件(例如:直流电转换器IC)的晶体管布局装置I包括一个半导体基底11、多数条栅极12，及一个金属层结构13。该半导体基底11包括一个板本体111，及形成于该板本体111中多数条源极区112，及多数条分别与这些源极区112交替设置的漏极区113，且这些源极区112与这些漏极区113分别间隔地设置。这些栅极12设置于该半导体基底11的顶面，且分别设置于相邻的源极区112与漏极区113间，使得这些源极区112、这些漏极区113，及这些栅极12的排列顺序依序为源极区112—栅极12—漏极区113—栅极12—源极区112-漏极区113......。其中，每一栅极12具有一层介电层121，及一层连接该介电层121的电极层122。该金属层结构13包括一层第一金属层131、一层第二金属层132,及一层界于该第一金属层131与该第二金属层132间的导体连线(via)层133。该第一金属层131具有多数条分别对应地设置于这些源极区112与这些漏极区113上的第一条状区134，该第二金属层132具有二条分别与这些第一条状区134交错且设置于这些第一条状区134上方的第二条状区135，其中一条第二条状区135与设置于这些源极区112上的第一条状区134电连接，其中的另一条第二条状区135与设置于这些漏极区113上的第一条状区134电连接，且每一第二条状区135与所对应的第一条状区134间的电连接方式是通过该导体连线层133连接。每一栅极12与两侧相邻的漏极区113与源极区112界定成一个晶体管，则该半导体基底11的源极区112与漏极区113，及这些栅极12相配合成的等效电路即为一排由多数个晶体管所构成的晶体管阵列，且这些晶体管依序电连接。当这些栅极12的电极层122接受来自外界的栅极电压(Vg)，且该第二金属层132的二条第二条状区135相配合接受来自外界顺向的输入电压(Vd)时，这些栅极12下方的板本体111形成一通道，且输入电压经由该导体连线层133与该第一金属层131传送至这些漏极区113与这些源极区112，而使该晶体管阵列的晶体管成导通状态并电性等效为例如功率放大器等的用途。此外，若欲提升应用该晶体管布局装置I的功率晶体管元件的电功率(powerefficiency)有二种方式，第一种方式是横向延伸该晶体管布局装置1，也就是依序在该半导体基底11上设置更多条栅极12，并对应地在该板本体111中形成更多源极区112与漏极区113，而成为一排具有数量更多的晶体管的晶体管阵列；参阅图3，第二种方式是在该晶体管布局装置I的上方或下方设置多个晶体管布局装置1，也就是设置多排晶体管。然而，无论目前的晶体管布局装置I是采用第一种方式或是第二种方式提升电功率，由于该第二金属层132的第二条状区135的宽度受限于栅极12的长度，且这些第一、二条状区134、135重叠的面积受限于第二条状区135的宽度，造成该金属层结构13的等效电路产生过大的寄生电阻(parasiticresistance),导致电转换效率反而无法有效提升的问题。
技术实现思路
本专利技术的目的在于提供一种等效寄生电阻低且电转换效率高的晶体管布局装置。本专利技术的晶体管布局装置，包含一个半导体基底、一个置于该半导体基底的一顶面的栅极结构、一层位于该半导体基底上方的第一金属层，及一层位于该第一金属层上方的第二金属层。该半导体基底包括一个板本体，及形成于该板本体中的多数个漏极区及多数个源极区，所述漏极区分别设置于两相邻的源极区间，所述源极区分别设置于两相邻的漏极区间，而使所述漏极区与这些源极区相配合成阵列排列。该栅极结构包括多数条分别位于任两相邻的漏极区与源极区间且彼此电连接的栅极，所述漏极区、所述源极区，及所述栅极构成一晶体管阵列。该第一金属层包括多数个第一块状区及一个第一图案化板状区，所述第一块状区分别对应电连接所述漏极区，该第一图案化板状区间隔地围绕所述第一块状区，并电连接所述源极区。该第二金属层包括多数个第二块状区及一个第二图案化板状区，所述第二块状区分别电连接该第一图案化板状区，该第二图案化板状区间隔地环围所述第二块状区，并电连接所述第一块状区。较佳地，前述晶体管布局装置，还包含一个环围该晶体管阵列的环围壁，提供该板本体一基板电压。较佳地，前述晶体管布局装置，还包含一层设置于该第一金属层与该第二金属层间的导体连线层，该导体连线层具有多数个连接柱，所述连接柱分别连接所述第一块状区与该第二图案化板状区，及该第一图案化板状区与所述第二块状区。较佳地，前述晶体管布局装置，还包含一个设置于该半导体基底与该第一金属层间的第三金属层，该第三金属层包括多数个分别设置于所述漏极区与所述源极区上方的第三块状区，并分别电连接所述漏极区与所述第一块状区，及所述源极区与该第一图案化板状区。较佳地，前述晶体管布局装置，其中，该半导体基板具有5个漏极区及4个源极区，而使所述漏极区与所述源极区相配合成3X3的阵列。较佳地，前述晶体管布局装置，其中，该栅极结构的每一条栅极具有一层形成于该半导体基底的一顶面的介电层，及一层形成于该介电层上的电极层。较佳地，前述晶体管布局装置，其中，该板本体成第一半导体特性，所述源极区与所述漏极区成第二半导体特性。本专利技术的有益效果在于:通过所述第一块状区，及所述第二块状区，有效降低第一、二金属层间的寄生电阻，进而大幅提升本专利技术晶体管布局装置的电功率。【专利附图】【附图说明】图1是说明一种现有的晶体管布局装置的立体图；图2是说明现有的该晶体管布局装置的剖视示意图；图3是说明现有的该具有多排晶体管的晶体管布局装置的立体图；图4是说明本专利技术晶体管布局装置的一第一较佳实施例的部分分解立体图；图5是说明该第一较佳实施例的剖视示意图；图6是说明本专利技术晶体管布局装置的一第二较佳实施例的剖视示意图。【具体实施方式】下面结合附图及实施例对本专利技术进行详细说明:参阅图4、图5，为本专利技术晶体管布局装置的一第一较佳实施例，其中图5为沿着图4 一剖切线A对该第一较佳实施例整体的剖视示意图，该第一较佳实施例包含一个半导体基底2、一个栅极结构3、一层第一金属层4,及一层第二金属层5。该半导体基底2包括一个板本体21，及形成于该板本体21中的多数个漏极区(drain) 22及多数个源极区(source) 23。该半导体基底2以半导体材料为主所构成，通常选自硅、锗，及II1- V族半导体材料。这些漏极区22间隔地形成于该板本体21中，这些源极区23分本文档来自技高网...

【技术保护点】
一种晶体管布局装置，包含：一个半导体基底、一个置于该半导体基底的一顶面的栅极结构、一层位于该半导体基底上方的第一金属层，及一层位于该第一金属层上方的第二金属层；其特征在于：该半导体基底包括一个板本体，及形成于该板本体中的多数个漏极区及多数个源极区，所述漏极区分别设置于两相邻的源极区间，所述源极区分别设置于两相邻的漏极区间，而使所述漏极区与所述源极区相配合成阵列排列；该栅极结构包括多数条分别位于任两相邻的漏极区与源极区间且彼此电连接的栅极，所述漏极区、所述源极区，及所述栅极构成一晶体管阵列；该第一金属层包括多数个第一块状区及一个第一图案化板状区，所述第一块状区分别对应电连接所述漏极区，该第一图案化板状区间隔地围绕所述第一块状区，并电连接所述源极区；该第二金属层包括多数个第二块状区及一个第二图案化板状区，所述第二块状区分别电连接该第一图案化板状区，该第二图案化板状区间隔地环围所述第二块状区，并电连接所述第一块状区。

【技术特征摘要】
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【专利技术属性】
技术研发人员：林肇崧，
申请(专利权)人：成一电子股份有限公司，
类型：发明
国别省市：台湾;71