一种非互补型的ＣＭＯＳ电路结构，并联结构的晶体管（１）与至少相互并联的晶体管（２）和（３）串联，至少晶体管（４）、（５）和至少晶体管（６）、（７）分别串联后并联，并与并联的晶体管（２）和（３）串联。本发明减小最大时间差流水线系统数据路径...

本发明涉及大规模集成电路结构性测试技术领域，特别是一种用于交流扫描测试中的片上快速信号生成电路。由模式计数器，二路选择器，与非门，三输入与门，自锁的存储单元组成。该电路具有可重配置、只需要高速时钟、结构简单、延迟小的特点。模式计数器在配...

本发明公开了一种基于静态随机存储器的可编程门阵列芯片的加密装置及其加密方法，本发明中的加密装置包括一片ＦＬＡＳＨ　　ＦＰＧＡ芯片以及在ＦＬＡＳＨ　　ＦＰＧＡ和ＳＲＡＭＦＰＧＡ中实现的握手电路以及在ＦＬＡＳＨ　　ＦＰＧＡ芯片中，将剩余逻辑...

本发明涉及集成电路测试方法，其步骤包括：第一步，确定测试频率，第二步确定测试波形模式，第三步，确定可测试性测度及其阈值，第四步，测试波形生成，第五步，运行测试。本发明也可以检测一些用逻辑测试方法不可检测的故障，即所谓的冗余故障。测试效率...

本发明涉及大规模集成电路，特别是涉及集成电路中具有并行结构的大规模数字电路最大功耗的快速估计方法。其步骤为：第一步电路ＲＴＬ（寄存器传输级）网表的处理；第二步电路门级网表的处理；第三步确定第一步和第二步电路的对应关系，判断电路是否适合精...

本发明涉及检测和消除集成电路中产生冒险的方法。包括：电路静态时延特性的冒险检测和消除方法。通过适当调整电路中部分路径的长度来消除或减少冒险。当只有一个原始输入发生跳变时，如果两条延时不同的路径在电路某点汇聚，并且这两条路径上具有反相功能...

一种商－压缩器电路，包含响应扩散网络和商－移位寄存器链两个组成部分：其特征在于， １）由异或树构成的响应扩散网络，通过与门连接于商－移位寄存器链； ２）由异或门和寄存器交替组成的商－移位寄存器链。

一种基于增强型ＦＵＤ链的可观测性覆盖评估方法，包括如下步骤：　　　　１）　　选择一种可控制性覆盖评估准则，建立起该准则的评估对象与程序中变量的定值和引用之间的关联关系；　　　　２）　　选择一种控制流分析算法，并实现该算法；　　　　３）　...

本发明涉及大规模集成电路中的准单跳变测试集的低功耗内建自测试产生器。由ｎ位线性反馈移位寄存器ＬＦＳＲ、ｎ位环型移位寄存器ＣＳＲ、非门、或非门、ｎ个异或门组成。使有效时钟频率降为原来的１／２ｎ（ｎ为ＬＦＳＲ的位数）。本发明可用于随机数字逻...

多输入单输出测试通道压缩电路，包括：　　　　ｎ个需压缩的电路输出；　　　　输入端ｔｅｓｔｍｏｄｅ，用于控制压缩电路的工作模式；　　　　输入端ｔｅｓｔｃｌｋ，用于给压缩电路提供时钟保证待测芯片同步；　　　　输入端ｓｃａｎ＿ｉｎ，用于为压缩...

本发明涉及大规模集成电路技术领域，特别是一种即插即用片上测试向量生成电路及方法。该方法和电路核心是一个非侵入式的片上测试向量生成电路。该测试向量生成电路由两个主要部分和冷冻控制电路构成，两个主要部分是：１）译码器。该译码器根据从测试设备...

本发明涉及超大规模集成电路的设计验证与错误诊断技术领域，一种有效的包含黑盒的电路设计验证与错误诊断方法。该方法首先使用并行逻辑模拟验证含黑盒的设计，然后用基于可满足性（ＳＡＴ）的布尔比较增强模拟算法。包含两个核心步骤：第一步并行逻辑模拟...

一种线间串扰减速效应的时延测试生成方法，包括线间串扰源的收集，故障的选择和故障集的精简，以及对精简后的故障集进行时延测试生成和测试集的精简。对线间串扰减速效应所引起的性能方面的下降需要进行有针对的时延测试。步骤如下：步骤１：获取电路时延...

本发明涉及集成电路设计验证领域，特别是一种寄存器传输级可观测性覆盖分析与激励生成方法。通过增强型进程控制树、控制－观测链等数据模型表征可观测性信息，在此基础上，通过对设计电路动态执行过程中，每个观测点的控制－观测链的确定与回退，分析语句...

本发明涉及一种容错存储器及其纠错容错方法，其中的容错存储器包括：第１层存储器阵列、第１层译码逻辑、公有冗余行、公有冗余列和第１层存储器纠错容错电路，所述第１层存储器阵列由若干个第０层存储器组成；所述第０层存储器包括第０层存储器阵列、第０...

本发明涉及专用集成电路设计、数字电路设计技术领域，特别是一种用双端口随机存取存储器实现异步先进先出数据传输的方法。本发明设计了一种适用于异步数据传输的桥接ＦＩＦＯ，这种新型ＦＩＦＯ是在双端口ＲＡＭ的基础上，通过同步控制逻辑把双端口ＲＡＭ...

本发明公开一种二维数组在ＤＲＡＭ上的快速读写方法，先根据ＤＲＡＭ一行的容量Ｃ及数据按行和按列的读写次数比Ｉ／Ｊ，确定二维数组分成的多个相同大小子矩阵的列数Ａ＝（ＣＩ／Ｊ）↑［１／２］和行数Ｂ＝（ＣＪ／Ｉ）↑［１／２］；在ＤＲＡＭ上按行或...

本发明公开了一种适合矩阵转置的ＤＤＲ存储控制器，适用于ＤＤＲ　　ＳＤＲＡＭ存储器，包括：数据通道、地址生成单元、工作模式配置单元、中心控制单元、时钟单元、读数据总线、写数据总线、地址总线、配置总线和控制总线，还包括存储颗粒Ａ接口单元、存...

本发明公开了一种ＤＤＲ和ＤＤＲ２内存控制器的延时滤波电路，由与门、或门和延时单元组成，延时滤波电路分为数据选通信号上升沿处理部分和数据选通信号下降沿处理部分。上升沿处理部分包括延时单元和与门，数据选通信号上升沿处理部分按级分类，每一级有...

本发明提供一种存储器内建自修复系统，包括内建自测试电路、内建自诊断电路、内建自修复电路和冗余行／列；其特征在于，所述内建自修复电路包括字修复电路，所述字修复电路含有冗余内容可寻址存储器，所述冗余内容可寻址存储器专用于修复主存储器的单元故...