DDR和DDR2内存控制器的读数据采样方法及装置制造方法及图纸

本发明专利技术公开了一种ＤＤＲ和ＤＤＲ２内存控制器的延时滤波电路，由与门、或门和延时单元组成，延时滤波电路分为数据选通信号上升沿处理部分和数据选通信号下降沿处理部分。上升沿处理部分包括延时单元和与门，数据选通信号上升沿处理部分按级分类，每一级有一延时单元和一个与门；延时单元的输入端输入数据选通信号，输出端和本级的与门的一个输入端连接；与门的另一个输入端直接与未延时的数据选通信号连接，与门的输出端与下一级的延时单元的输入端相连，在最后一个级中，与门的输出端与外部电路连接。下降沿处理部分将上升沿处理部分的与门转换为或门。本发明专利技术在完成ＤＱＳ延时的同时，可以滤除ＤＱＳ的毛刺，并且可以软件配置ＤＱＳ延时的长度。

【技术实现步骤摘要】

本专利技术涉及DDR和DDR2内存控制器，特别涉及一种DDR和DDR2内存控制器的读数据采样方法。
技术介绍
目前主流的内存标准为DDR内存和DDR2内存，其中的DDR指Double DataRate，双倍数据速率，即在每个时钟周期传输两次数据。这样DDR的实际数据传输工作于极高的频率，为了实现高速的数据传输，DDR和DDR2内存使用源同步方式的数据(DQ)和数据选通信号(DQS，数据DQ Strobe)。有数据传输时，设备在驱动数据信号DQ的同时驱动DQS，DQS频率和时钟相同，而DQS的每个上升沿和下降沿各表示一个有效的数据，实现了每个时钟周期传输两次数据。在读DDR和DDR2内存数据时，数据选通信号DQS和数据DQ是沿对齐的(edge-aligned)，即数据选通信号DQS和数据DQ同时跳变。目前内存控制器中常见的采样DDR读数据的方法有两种。一种是不管数据选通信号DQS，直接使用内存控制器的时钟或时钟一定相位延时的双沿来采样数据，这样做的缺点是失去了DDR和DDR2内存使用源同步数据和数据选通信号的意义，很难工作于很高的频率，其优点则是作为采样基准的时钟本身是稳定而可靠的。另一种是使用数据选通信号DQS来采样数据，因为读数据时DQS和DQ是沿对齐的，所以需要将DQS延时一定相位，这样做充分利用了使用源同步数据和数据选通信号的好处，理论上来说可以工作于极高的频率，其缺点是依赖于DQS的信号质量。如果印刷电路板的布局布线对端接和串扰等问题处理不合理，由于信号反射和串扰的影响，DQS信号上很容易出现上冲或下冲。上冲和下冲幅度过大时，即可能看到错误的上升沿和下降沿，引起错误。
技术实现思路
本专利技术的目的是克服已有的采样DDR读数据的方法所存在的缺陷，提供一种可解决双倍速高速数据传输的延时滤波电路及相应的数据采样方法。为了实现上述目的，本专利技术提供了一种DDR和DDR2内存控制器的读数据采样装置，包括DDR内存控制器的延时滤波电路和D触发器，所述的DDR内存控制器的延时滤波电路用于对数据选通信号的延时滤波，由与门、或门和延时单元组成，所述的延时滤波电路分为数据选通信号上升沿处理部分和数据选通信号下降沿处理部分，其中所述的数据选通信号上升沿处理部分包括延时单元和与门，所述的数据选通信号上升沿处理部分按级分类，每一级有一延时单元和一个与门；所述的延时单元的输入端输入数据选通信号，其输出端和延时单元所在级的与门的一个输入端连接；所述的与门有两个输入端，一个输入端与本级的延时单元的输出端连接，另一个输入端直接与未延时的数据选通信号连接，所述的与门有一个输出端，该输出端与下一级的延时单元的输入端相连，在最后一个级中，所述的与门的输出端与外部电路连接；所述的数据选通信号下降沿处理部分包括延时单元和或门，所述的数据选通信号下降沿处理部分按级分类，每一级有一延时单元和一个或门；所述延时单元的输入端输入数据选通信号，其输出端和延时单元所在级的或门的一个输入端连接；所述的或门有两个输入端，一个输入端与本级的延时单元的输出端连接，另一个输入端直接与未延时的数据选通信号连接，所述或门有一个输出端，该输出端与下一级的延时单元的输入端相连，在最后一个级中，所述或门的输出端与外部电路连接。上述技术方案中，所述的延时滤波电路还包括多路选择器，在延时滤波电路的数据选通信号上升沿处理部分中，所述的多路选择器的输入端与数据选通信号上升沿处理部分的某一级的与门的输出端相连，所述多路选择器的输出端与外部的D触发器的时钟端相连接；在延时滤波电路的数据选通信号下降沿处理部分中，所述的多路选择器的输入端与数据选通信号下降沿处理部分的某一级的或门的输出端相连，所述多路选择器的输出端与外部的D触发器的时钟端相连接；所述的多路选择器的输入端具体和哪个级的“与门”或“或门”的输出端连接，根据适用的DDR和DDR2内存的工作频率而定。所述的数据选通信号上升沿处理部分和数据选通信号下降沿处理部分的级的数目，由单个延时单元所能延时的长短和数据选通信号的总延时决定。所述的延时滤波电路可用于DDR2内存控制器中。一种DDR和DDR2内存控制器的读数据采样方法，其具体实现如下步骤10、数据选通信号送入DDR和DDR2内存控制器中；步骤20、延时滤波电路的数据选通信号上升沿处理部分对数据选通信号的上升沿做延时滤波处理，包括如下步骤步骤21、将数据选通信号通过一个延时单元；步骤22、将延时后的数据选通信号和未延时的数据选通信号相与；步骤23、相与后的信号通过一个延时单元；步骤24、延时后的数据选通信号和未延时的数据选通信号相与；步骤25、重复步骤23和24的过程，所重复的次数由多路选择器决定；步骤26、将多路选择器的输出为延时滤波的最终结果，将该信号的上升沿作为读数据采样的一个基准；步骤30、延时滤波电路对数据选通信号DQS的下降沿作延时滤波处理，包括如下步骤步骤31、将数据选通信号通过一个延时单元；步骤32、将延时后的数据选通信号和未延时的数据选通信号相或；步骤33、相或后的信号通过一个延时单元；步骤34、延时后的数据选通信号和未延时的数据选通信号相或；步骤35、重复步骤33和34，所重复的次数由多路选择器决定；步骤36、将多路选择器的输出为延时滤波的最终结果，将该信号的下降沿作为读数据采样的一个基准；步骤40、将步骤20和步骤30所得到的延时滤波后的数据选通信号作为数据采样的基准，触发D触发器实现数据的采样。本专利技术的优点在于1)使用经过处理的数据选通信号DQS来采样数据，充分利用了使用源同步数据和数据选通信号的好处；2)使用一系列小延时的延时单元和与门或者或门完成数据选通信号DQS的延时，可以滤除DQS上的毛刺，减少对DQS信号质量的依赖；3)软件可配置的寄存器决定延时单元和与门或者或门的级数，即软件可配置延时长度，使内存控制器可以适应更广泛工作频率的DDR或DDR2内存。附图说明图1为本专利技术的DDR和DDR2内存控制器的读数据采样装置的延时滤波电路的数据选通信号上升沿处理部分的一种实施例示意图；图2为本专利技术的DDR和DDR2内存控制器的读数据采样装置的延时滤波电路的数据选通信号下降沿处理部分的一种实施例示意图；图3为本专利技术的DDR和DDR2内存控制器的读数据采样装置的延时滤波电路的数据选通信号上升沿处理部分的另一实施例示意图；图4为本专利技术的DDR和DDR2内存控制器的读数据采样装置的延时滤波电路的数据选通信号下降沿处理部分的另一实施例示意图；图5为本专利技术的DDR和DDR2内存控制器的读数据采样方法的流程图。具体实施例方式下面结合附图和具体实施方式对本专利技术的方法进行说明。在对本专利技术的DDR和DDR2内存控制器的读数据采样方法做说明以前，首先对方法中所采用的读数据采样装置进行说明。在下面的实施例中，都在FPGA芯片Altera EP2S30上实现。本专利技术的读数据采样装置包括延时滤波电路和D触发器。延时滤波电路与D触发器电连接。由于在使用数据选通信号DQS采样数据时，需要将DQS延时一定相位，因此在内存控制器中需要有相应的电路以实现延时。同时，内存所在的印刷电路板由于信号反射和串扰的影响，可能会产生“假”的上升沿或下降沿，本专利技术采用的读数据采样装置中的延时滤波电路可本文档来自技高网...

【技术保护点】
一种ＤＤＲ和ＤＤＲ２内存控制器的读数据采样装置，包括：ＤＤＲ内存控制器的延时滤波电路和Ｄ触发器，其特征在于：所述的ＤＤＲ内存控制器的延时滤波电路用于对数据选通信号的延时滤波，由与门、或门和延时单元组成，所述的延时滤波电路分为数据选通信号上升沿处理部分和数据选通信号下降沿处理部分，其中：所述的数据选通信号上升沿处理部分包括延时单元和与门，所述的数据选通信号上升沿处理部分按级分类，每一级有一延时单元和一个与门；所述的延时单元的输入端输入数据选通信号，其输出端和延时单元所在 级的与门的一个输入端连接；所述的与门有两个输入端，一个输入端与本级的延时单元的输出端连接，另一个输入端直接与未延时的数据选通信号连接，所述的与门有一个输出端，该输出端与下一级的延时单元的输入端相连，在最后一个级中，所述的与门的输出端与外部电路连接；所述的数据选通信号下降沿处理部分包括延时单元和或门，所述的数据选通信号下降沿处理部分按级分类，每一级有一延时单元和一个或门；所述延时单元的输入端输入数据选通信号，其输出端和延时单元所在级的或门的一个输入端连接；所述的或门有两 个输入端，一个输入端与本级的延时单元的输出端连接，另一个输入端直接与未延时的数据选通信号连接，所述或门有一个输出端，该输出端与下一级的延时单元的输入端相连，在最后一个级中，所述或门的输出端与外部电路连接。...

【技术特征摘要】
1.一种DDR和DDR2内存控制器的读数据采样装置，包括DDR内存控制器的延时滤波电路和D触发器，其特征在于所述的DDR内存控制器的延时滤波电路用于对数据选通信号的延时滤波，由与门、或门和延时单元组成，所述的延时滤波电路分为数据选通信号上升沿处理部分和数据选通信号下降沿处理部分，其中所述的数据选通信号上升沿处理部分包括延时单元和与门，所述的数据选通信号上升沿处理部分按级分类，每一级有一延时单元和一个与门；所述的延时单元的输入端输入数据选通信号，其输出端和延时单元所在级的与门的一个输入端连接；所述的与门有两个输入端，一个输入端与本级的延时单元的输出端连接，另一个输入端直接与未延时的数据选通信号连接，所述的与门有一个输出端，该输出端与下一级的延时单元的输入端相连，在最后一个级中，所述的与门的输出端与外部电路连接；所述的数据选通信号下降沿处理部分包括延时单元和或门，所述的数据选通信号下降沿处理部分按级分类，每一级有一延时单元和一个或门；所述延时单元的输入端输入数据选通信号，其输出端和延时单元所在级的或门的一个输入端连接；所述的或门有两个输入端，一个输入端与本级的延时单元的输出端连接，另一个输入端直接与未延时的数据选通信号连接，所述或门有一个输出端，该输出端与下一级的延时单元的输入端相连，在最后一个级中，所述或门的输出端与外部电路连接。2.根据权利要求1所述的DDR和DDR2内存控制器的读数据采样装置，其特征在于，所述的延时滤波电路还包括多路选择器，在延时滤波电路的数据选通信号上升沿处理部分中，所述的多路选择器的输入端与数据选通信号上升沿处理部分的某一级的与门的输出端相连，所述多路选择器的输出端与外部的D触发器的时钟端相连接；在延时滤波电路的数据选通信号下降沿处理部分中，所述的多路选择器的输入端与数据选通信号下降沿处理部分的某一级的或门的输出端相连，所述多路选择器的输出端与外部的D触...

【专利技术属性】
技术研发人员：张斌，胡明昌，李文，蔡飞，曾洪博，
申请(专利权)人：中国科学院计算技术研究所，
类型：发明
国别省市：11[中国|北京]