本发明公开了一种系统级布线的处理方法及装置，包括：进行初始布线，为每条网络寻找其源引脚节点到每个扇出引脚节点的最短路径；使用静态时序分析方法识别每条网络的每个扇出引脚对应的时序路径，并获取每条时序路径的关键值，同时，获取每个网络引脚的逻...

本发明公开了一种全局时钟扇出方法及板级系统，通过生成初始时钟信号，并对初始时钟信号进行下扩频调制，得到扩频时钟信号。扇出扩频时钟信号，以使各时钟接收方将扩频时钟信号恢复为初始时钟信号后实现时钟同步。本方案通过对初始时钟信号进行下扩频调制...

本发明公开了一种构图方法及装置，涉及电子设计自动化技术领域，解决了现有技术中对跨FPGA进行静态时序分析时，只能进行整个层级树的建图，建图速度慢，且不易修改的问题；该方法包括：获取时序约束文件，对时序约束文件进行逐行搜索，并对搜索结果进...

本发明提供了一种端口处理方法、装置、电子设备及存储介质，通过根节点的双向端口的连接关系得到存在双向端口的节点信息；如果存在双向端口的叶子节点的父级节点不是根节点，则将该叶子节点到根节点之间路径切断重新构建层次结构树中各层节点的互联关系。...

本发明公开了一种通道分配方法及装置，涉及数据通信技术领域，现有技术中FPGA之间的连接线分配不合理的问题；该方法包括：初始化用户设计中的FPGA之间的连接线数量，确定各个信号的第一时延，并根据第一时延计算各个信号的第一时分复用比率；分别...

本发明公开了一种仿真优化处理方法及装置，涉及电路设计技术领域，解决了现有技术中缺少调试仿真事件的手段，也缺少进程控制的功能的问题；具体包括：获取硬件描述语言的源文件，生成语法树，并根据语法树生成中间表达形式；将中间表达形式进行编译，生成...

本发明提供一种对逻辑电路快速综合处理的方法及装置，将一个大的整体综合设计任务分解为多个小的综合任务，同时将这些小的综合任务进行并行同步执行，最后再整合所有的执行结果，还原整体逻辑电路的设计树。由于本发明将一个复杂逻辑电路的综合设计任务，...

本发明公开了一种基于FPGA的高速数据自动筛选方法及电子设备，该方法包括：在第i个时钟周期接收数据，并当接收到第j个数据包的一个数据块时解析数据块，得到数据块包含的数据；当数据块不是第j个数据包中的最后一个数据块时，根据第一有效位宽，从...

本发明公开了一种信号与管脚的匹配方法和装置，涉及电子设计自动化技术领域，解决了现有技术中没有精细的根据信号与管脚的物理位置，控制每个信号的管脚的最佳匹配，不能最大程度上降低信号传输时延的问题；该方法包括：采用多线程分别对第一FPGA和第...

本申请提供一种分割节点位置调整处理方法及装置、设备及介质，应用于电子设计自动化技术领域，其中分割节点位置调整处理方法，包括：获取用户设计对应的聚合结果，其中聚类结果为将若干节点团簇进行初步聚合后得到的第一超图；遍历所述第一超图中的每个非...

本申请公开了一种约束问题优化的方法、装置、设备和存储介质，包括：获取历史随机变量集合和历史约束条件集合；基于历史随机变量集合和历史约束条件集合，获取历史关联关系；基于关联关系更新历史随机变量集合和历史约束条件集合，获取当前随机变量集合和...

本发明公开了一种基于概率代价的全局信号路由方法，包括：对用户设计进行超图建模，以构建信号

本发明公开了一种网格式组网信号路由的方法

本发明的实施方式提供了一种时钟误差确定方法

本发明提供了一种实现

本申请公开了一种时序路径的分析方法

本发明公开了一种基于递归分治法的全局信号路由方法，包括：对用户设计进行超图建模，以构建信号

本发明的实施方式提供了一种时序路径的分割优化方法

本发明的实施方式提供了一种时序驱动分割方法

本发明公开了一种用于表示