一种基于递归分治法的全局信号路由方法技术

本发明专利技术公开了一种基于递归分治法的全局信号路由方法，包括：对用户设计进行超图建模，以构建信号

【技术实现步骤摘要】
一种基于递归分治法的全局信号路由方法


[0001]本专利技术属于电路设计
，具体涉及一种基于递归分治法的全局信号路由方法
。

技术介绍

[0002]随着用户设计电路规模的不断增大，验证电路设计需要多颗
FPGA
协同工作，对于超大规模的设计，有些需要上百颗大容量
FPGA
验证
。FPGA
之间通过线缆以一定的连接关系进行连接，原型验证系统的组网连接信息包括
FPGA
之间是否存在线缆
(
物理介质
)
以及线缆的数量
。
[0003]用户设计进行
FPGA
级的分割，是指将用户设计分割为指定数量的子部分并分别下载到
FPGA
中
。
在现有技术中，分割到
FPGA
级已经逐渐不能满足验证系统的精细化操作和高性能需求，进而逐渐流行的技术是进一步将
FPGA
中的用户设计分割到
SLR(Super Logic Region
，超级逻辑区域
)
单元中
。FPGA
内部常常由几颗
SLR
单元组成，
SLR
也称为
Die。
[0004]也就是说，用户设计先进行
FPGA
级别的分割，再分别对每个
FPGA
内部的用户设计部分进行更加细节的
Die
级分割
。
与该分割流程相适应的信号路由过程
(
即路径选择过程
)
，也是分两级进行的，即先进行
FPGA
级的系统路由，再针对每对
FPGA
之间进行
Die
级局部路由
。
路由过程即路径选择，依赖于组网的连接关系，因为组网连接关系决定了哪些
FPGA
之间
(
更细节到哪些
Die
之间
)
存在线缆可以传递信号
。
分两级进行路由的缺陷是不能够进行全局
Die
级路由，而导致
Die
和
FPGA
之间的布线资源的使用增加，同时由于路由路径变长，导致信号的延时增加，从而影响验证系统的时序性能，导致系统频率的降低
。

技术实现思路

[0005]为了解决现有技术中存在的上述问题，本专利技术提供了一种基于递归分治法的全局信号路由方法
。
本专利技术要解决的技术问题通过以下技术方案实现：
[0006]本专利技术提供了一种基于递归分治法的全局信号路由方法，包括：
[0007]S1
：对用户设计进行超图建模并设置
Die
级别的初始路由代价，以构建信号
Die
级别的路由组网模型；
[0008]S2
：获取每个信号的负载节点所处
Die
的位置，并按照信号负载节点所占用
Die
的数量对所有信号进行排序；
[0009]S3
：依据节点在所述路由组网模型中的跳转距离，对当前信号的所有节点进行递归分组，直至每个分组内的节点数小于或等于两个；
[0010]S4
：对分组后每组内的节点按照路径代价最小原则进行路径选择，确定组内节点之间的路由路径；
[0011]S5
：依据递归分组的逆方向，对分组后各组按照路径代价最小原则逐层确定组间的路由路径，进而获得当前信号的路由路径；
[0012]S6
：根据所确定的当前信号的路由路径，对所述
Die
级别的路由代价进行更新；
[0013]S7
：按照信号负载节点所占用
Die
的数量从大到小的顺序依次对所有信号进行路径选择
。
[0014]在本专利技术的一个实施例中，所述
S1
包括：
[0015]S1.1
：解析用户设计，将用户设计中的电路逻辑单元进行划分并分割至不同
FPGA
的不同
Die
上；
[0016]S1.2
：设置同一
FPGA
中相邻
Die
之间的初始路由代价以及位于不同
FPGA
之间具有连接关系的
Die
之间的初始路由代价，从而形成
Die
级别的路由组网模型，所述路由组网模型包括信号的驱动节点和负载节点的位置信息以及
Die
之间的代价信息
。
[0017]在本专利技术的一个实施例中，所述
S2
包括：
[0018]S2.1
：获取设计电路中每个信号的负载节点数量并确定每个负载节点所处
Die
的位置，并统计每个信号的负载节点所占用的
Die
的数量；
[0019]S2.2
：按照每个信号的负载节点所占用的
Die
的数量从大到小的顺序对所有信号进行排序
。
[0020]在本专利技术的一个实施例中，所述
S3
包括：
[0021]对同一信号位于同一
Die
上的节点进行节点合并；
[0022]将当前信号的节点进行递归分组，每次分成两组，对分组后的各组继续分为两组，直至每个组内的节点数量小于或等于2个，分组方式为：
[0023]依据节点在所述路由组网模型中的跳转距离，计算每个节点与其他节点的跳转距离，根据所述跳转距离进行分组，使得分组后各组内节点之间跳转距离两两之和最小，满足：
[0024][0025]其中，
n1
表示当前次分组后第一组的节点个数，
n2
表示当前次分组后第二个组的节点个数，
shortest_distance
表示两个节点之间的最短距离，
nodei
表示节点
i
，
nodej
表示节点
j。
[0026]在本专利技术的一个实施例中，所述
S4
包括：
[0027]对分组后每组内的节点，对于当前组内节点数量是1的组不处理；对于当前组内节点数量是2的组，在所述路由组网模型中选取路径代价总和最小的路径将组内两个节点连接起来，作为当前组内的路径选择结果
。
[0028]在本专利技术的一个实施例中，在步骤
S5
中，对于待进行路径选择的组
A
和组
B
，首先分别获取组
A
和组
B
的途径点，所述途径点包括组内信号所在的
die
以及进行组内路由选择后途径的
Die
；寻找组
A
中每个途径本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种基于递归分治法的全局信号路由方法，其特征在于，包括：
S1
：对用户设计进行超图建模并设置
Die
级别的初始路由代价，以构建信号
Die
级别的路由组网模型；
S2
：获取每个信号的负载节点所处
Die
的位置，并按照信号负载节点所占用
Die
的数量对所有信号进行排序；
S3
：依据节点在所述路由组网模型中的跳转距离，对当前信号的所有节点进行递归分组，直至每个分组内的节点数小于或等于两个；
S4
：对分组后每组内的节点按照路径代价最小原则进行路径选择，确定组内节点之间的路由路径；
S5
：依据递归分组的逆方向，对分组后各组按照路径代价最小原则逐层确定组间的路由路径，进而获得当前信号的路由路径；
S6
：根据所确定的当前信号的路由路径，对所述
Die
级别的路由代价进行更新；
S7
：按照信号负载节点所占用
Die
的数量从大到小的顺序依次对所有信号进行路径选择
。2.
根据权利要求1所述的基于递归分治法的全局信号路由方法，其特征在于，所述
S1
包括：
S1.1
：解析用户设计，将用户设计中的电路逻辑单元进行划分并分割至不同
FPGA
的不同
Die
上；
S1.2
：设置同一
FPGA
中相邻
Die
之间的初始路由代价以及位于不同
FPGA
之间具有连接关系的
Die
之间的初始路由代价，从而形成
Die
级别的路由组网模型，所述路由组网模型包括信号的驱动节点和负载节点的位置信息以及
Die
之间的代价信息
。3.
根据权利要求1所述的基于递归分治法的全局信号路由方法，其特征在于，所述
S2
包括：
S2.1
：获取设计电路中每个信号的负载节点数量并确定每个负载节点所处
Die
的位置，并统计每个信号的负载节点所占用的
Die
的数量；
S2.2
：按照每个信号的负载节点所占用的
Die
的数量从大到小的顺序对所有信号进行排序
。4.
根据权利要求1所述的基于递归分治法的全局信号路由方法，其特征在于，所述
S3
包括：对同一信号位于同一
Die
上的节点进行节点合并；将当前信号的节点进行递归分组，每次分成两组，对分组后的各组继续分为两组，直至每个组内的节点数量小于或等于2个，分组方式为：依据节点在所述路由组网模型中的跳转距离，计算每个节点与其他节点的跳转距离，根据所述跳转距离进行分组，使得分组后各组内节点之间跳转距离两两之和最小，满足：
其中，
n1
表示当前次分组后第一组的节点个数，
n2
表示当前次分组后第二个组的节点个数，
shortest_distance
表示两个节点之间的最短距离，
modei
表示节点
i
，
nodej
表示节点
j。5.
根据权利要求4所述的基于递归分治法的全局信号路由方法，其特征在于，所述
S4
包括：对分组后每组内的节点，对于当前组内节点数量是1的组不处理；对于当前组内节点数量是2的组，在所述路由组网模型...

【专利技术属性】
技术研发人员：邵中尉，周思远，张吉锋，
申请(专利权)人：上海思尔芯技术股份有限公司，
类型：发明
国别省市：