一种时序路径的分析方法技术

本申请公开了一种时序路径的分析方法

【技术实现步骤摘要】
一种时序路径的分析方法、装置、设备和存储介质


[0001]本申请涉及电路设计
，具体为一种时序路径的分析方法
、
装置
、
设备和存储介质
。

技术介绍

[0002]现有时序分析方法，在电路设计中出现器件更改
、
布线变动
、
逻辑变更等局部变化时，需要重新对用户设计进行全新的时序分析，时序分析需要付出较大的时间代价
。
特别是在时序驱动的分割过程中，不断的迭代优化使得电路中的电路模块位置以及连线延时不断发生改动，重新对整个电路进行时序分析将因时间成本而变得低效
。
[0003]同时在原型验证的应用中，多颗现场可编程门阵列
(FieldProgrammableGateArray
，
FPGA)
组成的验证系统，由于需要将用户设计切割为不同的部分，电路连线在通过
FPGA
之间时会增加延时，因而时序路径中的建立时间出现违例的频率相当高
。

技术实现思路
r/>[0004]本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种时序路径的分析方法，其特征在于，所述方法包括：基于历史电路设计和当前电路设计，获取时序变化量；若所述时序变化量小于或者等于第一阈值，则进行部分时序分析；若所述时序变化量大于第一阈值，则进行全部时序分析；所述第一阈值预先设定；所述进行部分时序分析包括：基于所述历史电路设计，初始化所述当前电路设计中各个节点的信号准备时间；基于所述当前电路设计的锥顶节点，更新所述当前电路设计的各个变动节点的信号准备时间；基于各个变动节点的信号准备时间，获取所述当前电路设计的时序分析
。2.
根据权利要求1所述的时序路径的分析方法，其特征在于，所述基于历史电路设计和当前电路设计，获取时序变化量，包括：基于所述历史电路设计，获取第一电路超图；基于所述当前电路设计，获取第二电路超图；基于所述第一电路超图，获取所述第二电路超图中各个黑名单节点；基于各个黑名单节点，获取时序变化量
。3.
根据权利要求2所述的时序路径的分析方法，其特征在于，所述基于各个黑名单节点，获取时序变化量，包括：获取各个锥顶节点的延时改变量；所述延时改变量包括节点本身代表的电路模块的延时量和该节点所有方向为输入的边的改变量之和；基于各个锥顶节点的延时改变量，获取时序变化量
。4.
根据权利要求3所述的时序路径的分析方法，其特征在于，所述时序变化量等于各个锥顶节点的延时改变量除以所述当前电路设计中所有节点的延时总和
。5.
根据权利要求1至4中任意一项所述的时序路径的分析方法，其特征在于，所述基于所述当前电路设计的锥顶节点，更新所述当前电路设计的各个变动节点的信号准备时间，包括：若位于锥顶节点之后的节点为时序逻辑节点，则所述时序逻辑节点的信号准备时间等于初始化信号准备时间；若任意节点更新后的信号准备时间小于该节点的初始...

【专利技术属性】
技术研发人员：邵中尉，张吉锋，周思远，
申请(专利权)人：上海思尔芯技术股份有限公司，
类型：发明
国别省市：