一种基于概率代价的全局信号路由方法技术

本发明专利技术公开了一种基于概率代价的全局信号路由方法，包括：对用户设计进行超图建模，以构建信号

【技术实现步骤摘要】
一种基于概率代价的全局信号路由方法


[0001]本专利技术属于电路设计
，具体涉及一种基于概率代价的全局信号路由方法
。

技术介绍

[0002]随着用户设计电路规模的不断增大，验证电路设计需要多颗
FPGA
协同工作，对于超大规模的设计，有些需要上百颗大容量
FPGA
验证
。FPGA
之间通过线缆以一定的连接关系进行连接，原型验证系统的组网连接信息包括
FPGA
之间是否存在线缆
(
物理介质
)
以及线缆的数量
。
[0003]用户设计进行
FPGA
级的分割，是指将用户设计分割为指定数量的子部分并分别下载到
FPGA
中
。
在现有技术中，分割到
FPGA
级已经逐渐不能满足验证系统的精细化操作和高性能需求，进而逐渐流行的技术是进一步将
FPGA
中的用户设计分割到
SLR(Super Logic Region
，超级逻辑区域
)
单元中
。FPGA
内部常常由几颗
SLR
单元组成，
SLR
也称为
Die。
[0004]也就是说，用户设计先进行
FPGA
级别的分割，再分别对每个
FPGA
内部的用户设计部分进行更加细节的
Die
级分割
。
与该分割流程相适应的信号路由过程
(
即路径选择过程
)
也是分两级进行的，即先进行
FPGA
级的系统路由，再针对每对
FPGA
之间进行
Die
级局部路由
。
路由过程依赖于组网的连接关系，因为组网连接关系决定了哪些
FPGA
之间
(
更细节到哪些
Die
之间
)
存在线缆可以传递信号
。
分两级进行路由的缺陷是不能够进行全局
Die
级路由，而导致
Die
和
FPGA
之间布线资源的使用增加，同时由于路由路径变长，导致信号的延时增加，从而影响验证系统的时序性能，导致系统频率的降低
。
[0005]FPGA
级别的系统路由决定信号在
FPGA
级别是如何传递的，如图1所示，
s
节点如果想传递信号给
a
节点，可以通过
FPGA1
‑
FPGA3
‑
FPGA5
或者
FPGA1
‑
FPGA4
‑
FPGA5
两条路径，路由过程要决定走哪条路径
。Die
级的局部路由是决定信号在相同
FPGA
或不同
FPGA
上具体的
Die
之间是如何传递的，如图2所示，当信号
A
需要从
FPGA1
传递到
FPGA3
时，怎样选择
FPGA
在
die
级上的通过路径，图2中同样有上下两条路径可选
。
[0006]上述分级路由的缺点是在
FPGA
级系统路由时没有考虑到
Die
级的组网连接关系，会对路径代价的判断产生误差；在对
Die
级进行局部路由时，由于视角局限于一对
FPGA
之间，得到的是局部解，不能整体上减少路径代价，也就是不能获得全局最优解
。
[0007]现有技术的另外一个问题在于着眼于路由算法本身，有的路由算法在处理多负载节点的信号的路由时，路由代价很高且算法的运行速度较低
。
如图3所示，一个信号包括一个驱动节点为
s
以及两个负载节点
L1
和
L2
，路由路径需要将这三个节点以最小的代价连接在一起
。
现有技术为了加快处理速度会先对该信号根据负载节点的数量进行拆分，将信号拆分为
S
‑
L1
和
S
‑
L2
两根信号，然后分别采用两点之间的最短路径进行路径选择
。
如果图3中的相邻
Die
之间的代价相同，则该信号的路由路径为图4所示，假设相邻
die
之间的路径代价为1，则该信号的路由路径总代价为
6。
然而，先进行信号拆分再进行路径选择的方案势必会增大路由代价，导致系统频率的降低
。

技术实现思路

[0008]为了解决现有技术中存在的上述问题，本专利技术提供了一种基于概率代价的全局信号路由方法
。
本专利技术要解决的技术问题通过以下技术方案实现：
[0009]本专利技术提供了一种基于概率代价的全局信号路由方法，包括：
[0010]S1
：对用户设计进行超图建模并设置
Die
级别的初始路由代价，以构建信号
Die
级别的路由组网模型；
[0011]S2
：以选定信号的驱动节点作为第一节点，在所述路由组网模型中按照最小路径代价原则进行搜索以确认第二节点，并获取所述第一节点与所述第二节点之间的最佳路径和多条其他可能路径；
[0012]S3
：分别获取所述第一节点与所述第二节点之间的最佳路径和多条其他可能路径的概率值；
[0013]S4
：同时从已完成路径选择的节点出发，按照最小路径代价原则搜索并确定下一个节点，获取所述下一个节点的最佳路径和多条其他可能路径，以及每个路径的概率值；
[0014]S5
：重复执行，获得当前信号每一个节点的最佳路径和可能路径以及对应的概率值；
[0015]S6
：根据的当前信号的最佳路径和可能路径以及对应的概率值，对所述
Die
级别的路由代价进行更新；
[0016]S7
：重复步骤
S2
‑
S6
，对用户设计中的每一个信号进行路径选择
。
[0017]在本专利技术的一个实施例中，所述
S1
包括：
[0018]S1.1
：解析用户设计，将用户设计中的电路逻辑单元进行划分并分割至不同
FPGA
的不同
Die
上；
[0019]S1.2
：设置同一
FPGA
中相邻
Die
之间的初始路由代价以及位于不同
FPGA
之间具有连接关系的
Die
之间的初始路由代价，从而形成
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【技术保护点】

【技术特征摘要】
1.
一种基于概率代价的全局信号路由方法，其特征在于，包括：
S1
：对用户设计进行超图建模并设置
Die
级别的初始路由代价，以构建信号
Die
级别的路由组网模型；
S2
：以选定信号的驱动节点作为第一节点，在所述路由组网模型中按照最小路径代价原则进行搜索以确认第二节点，并获取所述第一节点与所述第二节点之间的最佳路径和多条其他可能路径；
S3
：分别获取所述第一节点与所述第二节点之间的最佳路径和多条其他可能路径的概率值；
S4
：同时从已完成路径选择的节点出发，按照最小路径代价原则搜索并确定下一个节点，获取所述下一个节点的最佳路径和多条其他可能路径，以及每个路径的概率值；
S5
：重复执行，获得当前信号每一个节点的最佳路径和可能路径以及对应的概率值；
S6
：根据当前信号的最佳路径和可能路径以及对应的概率值，对所述
Die
级别的路由代价进行更新；
S7
：重复步骤
S2
‑
S6
，对用户设计中的每一个信号进行路径选择
。2.
根据权利要求1所述的基于递归分治法的全局信号路由方法，其特征在于，所述
S1
包括：
S1.1
：解析用户设计，将用户设计中的电路逻辑单元进行划分并分割至不同
FPGA
的不同
Die
上；
S1.2
：设置同一
FPGA
中相邻
Die
之间的初始路由代价以及位于不同
FPGA
之间具有连接关系的
Die
之间的初始路由代价，从而形成
Die
级别的路由组网模型，所述路由组网模型包括信号的驱动节点和负载节点的位置信息以及
Die
之间的代价信息
。3.
根据权利要求2所述的基于递归分治法的全局信号路由方法，其特征在于，所述
S2
包括：
S2.1
：以选定的当前信号的驱动节点作为第一节点，按照最小路径代价原则进行搜索直至遇到第二节点；获得已完成路径选择的节点中的最后一个节点与所述下一个节点之间的最佳路径，并记录当前最佳路径的路径代价，并以所述最佳路径作为节点之间的实际路由路径；
S2.2
：从当前最佳路径上的路口节点出发，继续搜索所述第一节点与所述第二节点之间的其他可能路径，若搜索到的所有其他可能路径的数量之和小于或等于预先设置的上限值
L
，则记录所有其他可能路径并获取所述所有其他可能路径的路径代价，若所有其他可能路径的数量之和大于所述上限值
L
，则获取路径代价最小的
L
条其他可能路径
。4.
根据权利要求2所述的基于递归分治法的全局信号路由方法，其特征在于，所述
S3
包括：假设从当前节点到下一个节点公共包括
k
条路径，所述
k
条路径包括最佳路径和获得的其他可能路径，路径代价分别为
{cost_1
，
cost_2...cost_k}
，则第
x
条路径的概率为：其中，
max_cost
为
k
条路径中的路径代价最大值
。
5.
根据权利要求2所述的基于递归分治法的全局信号路由方法，其特征在于，所述
S4
包括：
S4.1
：同时从已完成路径选择的节点出发，按照最小路径代价原则进行搜索直至遇到下一个节点，获得已完成路径选择的节点中的最后一个节点与所述下一个节点之间的最佳路径，并记录当前最佳路径的路径代价；
S4.2
：从当前最佳...

【专利技术属性】
技术研发人员：邵中尉，周思远，张吉锋，
申请(专利权)人：上海思尔芯技术股份有限公司，
类型：发明
国别省市：