本发明涉及一种现场可编程门阵列（FPGA），其具有4‑LUT（查找表），该4‑LUT具有多路复用器的四个级。4‑LUT可分裂。可分裂的4‑LUT包括在FPGA编程的应用中实施多个LUT以作为包括加法器函数和其它函数的组中的函数的能力。4...

描述了提供FPGA相邻输出多路复用器直接连接以减少和潜在地最小化路由跳的方法和设备。本文描述的实施例包括添加从一个瓦片到相邻瓦片的输出多路复用的直接连接。一种FPGA设备包括多个逻辑块瓦片。一个或多个直接连接从多个逻辑块瓦片的一个或多个...

一种对AI模型进行安全保护的系统和方法。本发明涉及一种基于现场可编程门阵列(FPGA)的对人工智能(AI)模型进行安全保护的安全系统和方法，其目的是通过保护所述AI模型的架构来克服针对AI模型的攻击；该系统包括处理器(401)和在至少一...

本发明涉及位于现场可编程门阵列(FPGA)中的神经网络加速器(103)，该神经网络加速器基于所述FPGA中的嵌入式处理器(102)的定制指令接口，其中所述神经网络加速器(103)包括命令控制块(301)、至少一个神经网络层加速器(303...

本发明涉及位于现场可编程门阵列(FPGA)中的神经网络加速器(103)，该神经网络加速器基于所述FPGA中的嵌入式处理器的定制指令接口和用于DMA目的的AXI主接口，其中所述神经网络加速器(103)包括命令控制块(301)、至少一个神经...

本发明涉及一种使用现场可编程门阵列(FPGA)进行人工智能(AI)推理软件堆栈加速的方法，该方法将AI推理软件堆栈的灵活性的优点与FPGA的可编程硬件加速能力的优点进行组合，其中该方法包括以下步骤：对神经网络(NN)模型执行量化；使用A...

本公开涉及用于细粒度可编程门架构的减少引脚数的数字信号处理块。数字信号处理块具有第一输入端口、第二输入端口、第三输入端口、级联输入端口和输出端口。DSP块可以具有级联输出端口。DSP块可以具有多路复用器，该多路复用器将从第一输入端口、第...

本公开涉及用于可编程门架构的双/四分数字信号处理块。其中，数字信号处理器(DSP)，可以被实施为现场可编程门阵列(FPGA)中的DSP块；该DSP包括可拆分乘法器、可拆分加法器以及可拆分可变移位器；并进一步包括至少一个符号扩展块，以提供...

描述了提供FPGA瓦片间控制信号共享的方法和设备。在一个实施例中，用于控制信号的FPGA瓦片间复用被添加在单独的瓦片中。在另一个实施例中，控制信号复用在FPGA瓦片之中分配并且使用级联的配置来共享。并且使用级联的配置来共享。并且使用级联...

描述了提供FPGA相邻输出多路复用器直接连接以减少和潜在地最小化路由跳的方法和设备。本文描述的实施例包括添加从一个瓦片到相邻瓦片的输出多路复用的直接连接。一种FPGA设备包括多个逻辑块瓦片。一个或多个直接连接从多个逻辑块瓦片的一个或多个...

本公开涉及一种现场可编程门阵列(FPGA)，其具有用于连接到逻辑块的非高速路导线段和高速路的高速路网络中的高速路导线段。每个高速路具有连续连接的多组高速路导线段。每个连续连接通过多路复用器。高速路的多路复用器具有入口匝道、出口匝道或两者...

本发明涉及一种现场可编程门阵列(FPGA)，其具有4

本公开涉及基于准确的早期可布线性估计的动态FPGA逻辑容量。一种计算机辅助设计(CAD)系统，该CAD系统接收待在现场可编程门阵列(FPGA)中实施的电路的设计的高级编码。该系统对设计执行综合，以产生综合设计。该系统针对综合设计生成可布...

延迟元件和多路复用器存在于可编程延迟元件中。每个可编程延迟元件具有延迟元件链，以用于产生该可编程延迟元件的时钟的相继延迟。每个可编程延迟元件具有第一多路复用器以用于在输入时钟和延迟元件链中的延迟元件输出之间进行选择，以产生可编程延迟元件...

本发明涉及一种加法器，该加法器在现场可编程门阵列(FPGA)中实现。加法器具有第一行波进位加法器块，用于加法器的最低有效位。加法器具有块大小不同的多个进位跳跃加法器块。每个块大小与输入到块的位宽有关。块大小不同的进位跳跃加法器块用于加法...