使用现有加法器电路来增加FPGA4-LUT的LUT分裂度制造技术

本发明专利技术涉及一种现场可编程门阵列(FPGA)，其具有4

【技术实现步骤摘要】
使用现有加法器电路来增加FPGA 4
‑
LUT的LUT分裂度
[0001]相关申请的交叉引用
[0002]本申请要求于2021年2月2日提交的标题为“使用现有加法器电路来增加FPGA 4
‑
LUT的LUT分裂度(ADDING LUT FRACTURABILIY TO FPGA 4
‑
LUTS USING EXISTING ADDER CIRCUITRY)”、申请号为63/144,879的美国临时申请的优先权的权益，该美国临时申请通过引用并入本文。


[0003]本公开的
广泛地涉及现场可编程门阵列(FPGA)，并且更具体地，涉及具有可分裂组件的FPGA。

技术介绍

[0004]基于6
‑
LUT的现代FPGA通常包括“可分裂度(fracturability)”，其允许LUT被用作具有较少输入的两个或更多个LUT。例如，只要所有输入相同，则5
‑
LUT可以被用作两个4
‑
LUT。需要注意的是，必须从6
‑
LUT的第5级路由额外的输出，这增加了额外的负载并减慢LUT。因为电路通常不会合成(synthesize)许多6输入函数，所以这种可分裂度对于6
‑
LUT架构很常见。通常，合成建立了将利用较少的LUT来实施的许多函数。出于这种原因，通过增加6
‑
LUT架构的可分裂度，显著提高了面积效率(area efficiency)。
[0005]通常，4
‑
LUT FPGA架构不具有可分裂度。使用具有2输入或3输入函数的4
‑
LUT的成本不像使用6
‑
LUT的成本那样过高。可能不值得减慢4
‑
LUT的第3级来实施3
‑
3可分裂度。
[0006]分裂4
‑
LUT的另一常规方法是实施加法器。加法器有时通过使用4
‑
LUT在FPGA上实施，以实施传递(propagate)、生成和求和函数。本质上，这是将4
‑
LUT分裂为两个2输入和一个3输入函数。传递是A和B的函数，生成也是A和B的函数，求和是A、B和C
in
的函数。

技术实现思路

[0007]本文所描述的实施例包括现场可编程门阵列(FPGA)、查找表(LUT)、可分裂组件、可分裂LUT、可分裂4
‑
LUT、加法器电路、计算机辅助设计(CAD)工具和系统、各种设备和相关方法。
[0008]一个实施例是一种包括4
‑
LUT的现场可编程门阵列。4
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LUT具有第一、第二、第三和第四级多路复用器(multiplexer)。4
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LUT是可分裂的，以在FPGA编程的应用中实施多个LUT，以作为包括加法器函数和其它函数的组中的函数。4
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LUT的输出被暴露于根据FPGA编程而可编程的连接和通用路由。这些输出包括第三级中的第一多路复用器的输出、第二级中的第一多路复用器的输出以及第二级或第三级中的多路复用器的输出。
[0009]一个实施例是一种现场可编程门阵列的操作方法。该方法包括分裂具有第一、第二、第三和第四级多路复用器的4
‑
LUT，以实施每个具有少于四级多路复用器的多个LUT。分裂和实施多个LUT是针对包括加法器函数和其它函数的组中的函数的。该方法包括对4
‑
LUT的多个输出中的至少两个的连接进行编程，以在FPGA编程的应用中进一步根据4
‑
LUT实施
多个LUT。用于编程连接的4
‑
LUT的多个输出包括：4
‑
LUT的第三级中的第一多路复用器的输出、4
‑
LUT的第二级中的第一多路复用器的输出、以及4
‑
LUT的第二级或第三级中的多路复用器的输出。
[0010]一个实施例是一种有形的非暂时性计算机可读介质，该介质中具有指令。当由处理器运行时，该指令使该处理器执行一种方法。该方法包括分裂具有第一、第二、第三和第四级多路复用器的4
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LUT，以实施每个具有少于四级多路复用器的多个LUT。分裂和实施多个LUT是针对包括加法器函数和其它函数的组中的函数的。4
‑
LUT是可分裂的并且位于现场可编程门阵列(FPGA)中。该方法包括：对4
‑
LUT的多个输出中的至少两个的连接进行编程，以在FPGA编程的应用中进一步根据4
‑
LUT实施多个LUT。4
‑
LUT的多个输出包括：4
‑
LUT的第三级中的第一多路复用器的输出、4
‑
LUT的第二级中的第一多路复用器的输出、以及4
‑
LUT的第二级或第三级中的多路复用器的输出。
附图说明
[0011]通过下面给出的具体实施方式并且根据本专利技术的各个实施例的附图可以更充分地理解本文描述的实施例，然而，这不应被认为本专利技术限于特定实施例，而仅用于解释和理解。
[0012]图1示出了4
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LUT实施全加法器的典型使用。
[0013]图2示出了重新使用4
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LUT加法器可分裂度来实施共享2个输入的任意2输入和任意3输入函数。
[0014]图3示出了重新使用4
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LUT加法器可分裂度来实施全部具有2个共享输入的两个任意2输入和一个任意3输入函数。
[0015]图4示出了使用LUT的第三级的底部来实施3/3可分裂度。
[0016]图5示出了使用4
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LUT来实施全加法器的其它实施例。
[0017]图6示出了对具有可分裂LUT的FPGA进行编程的CAD系统。
[0018]图7是具有可分裂LUT的FPGA的操作方法的流程图。
具体实施方式
[0019]在下面的描述中，阐述了许多细节以提供对本专利技术的更详尽的解释。然而，对于本领域的技术人员来说明显的是，可以在没有这些具体细节的情况下实践本专利技术。在其它实例下，公知的结构和装置以框图形式而不是详细地示出，以避免混淆本专利技术。
[0020]关于术语，术语“多工器”、“多路传送器”和“多路复用器”在本文中可以互换使用，以描述从多路复用器输入之中选择驱动多路复用器输出的电路。作为FPGA中的组件的LUT(查找表)可以根据多路复用器的级(即，等级或层)和LUT中的多路复用来描述，例如，4
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LUT是具有四级多路复用器的查找表。LUT的可分裂度可以在命名约定中将逗号、斜杠或连字符用作分隔符，根据使用可分裂LUT来实施的一个或多个LUT来描述。多路复用器的每一级由选择器或选择输入来操作，并且LUT的可分裂度可以根据可以通过LUT的可分裂度实施的多个LUT本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种现场可编程门阵列，即FPGA，包括：4
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查找表，即4
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LUT，包括多路复用器的第一级、第二级、第三级和第四级；所述4
‑
LUT是可分裂的，以在FPGA编程的应用中实施多个LUT，以作为包括加法器函数和其它函数的组中的函数；以及所述4
‑
LUT的输出被暴露于根据FPGA编程的可编程的连接，包括所述第三级中的第一多路复用器的输出，所述第二级中的第一多路复用器的输出以及所述第二级或所述第三级中的多路复用器的输出。2.根据权利要求1所述的FPGA，其中：所述4
‑
LUT是可分裂的，以使用所述4
‑
LUT和外部多路复用器来实施全加法器，所述外部多路复用器位于所述4
‑
LUT的外部和所述FPGA的内部，所述4
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LUT具有选择输入，所述选择输入包括输入到多路复用器的第一级的第一操作数、输入到多路复用器的第二级的第二操作数以及到多路复用器的第三级的进位输入；所述全加法器具有中间信号线，所述中间信号线包括来自所述第二级中的第一多路复用器的输出的生成进位和来自所述第二级中的第二多路复用器的输出的传递进位，其作为所述第二级或所述第三级中的多路复用器的输出；并且所述全加法器的输出包括来自所述第三级中的第一多路复用器的输出的求和以及来自所述外部多路复用器的输出的进位输出，其中所述外部多路复用器的输入包括进位输入和生成进位，并且所述外部多路复用器的选择输入包括传递进位。3.根据权利要求1所述的FPGA，其中：所述4
‑
LUT是可分裂的，以使用所述4
‑
LUT和外部多路复用器来实施全加法器，所述外部多路复用器位于所述4
‑
LUT的外部和所述FPGA的内部，所述4
‑
LUT具有选择输入，所述选择输入包括输入到多路复用器的第一级的第一操作数、输入到多路复用器的第二级的第二操作数以及到多路复用器的第三级的进位输入；所述全加法器具有中间信号线，所述中间信号线包括来自所述第二级中的第一多路复用器的输出的生成进位和来自所述第三级中的第二多路复用器的输出的传递进位，其作为所述第二级或所述第三级中的多路复用器的输出；所述全加法器的输出包括来自所述第三级中的第一多路复用器的输出的求和以及来自所述外部多路复用器的输出的进位输出，所述外部多路复用器的输入包括进位输入和生成进位，并且所述外部多路复用器的选择输入包括传递进位。4.根据权利要求1所述的FPGA，其中：所述4
‑
LUT具有2/3可分裂度，以实施用于2输入函数的2
‑
LUT和用于3输入函数的3
‑
LUT，所述2
‑
LUT具有所述第二级中的第一多路复用器的输出，所述3
‑
LUT具有所述第三级中的第一多路复用器的输出。5.根据权利要求1所述的FPGA，其中：所述4
‑
LUT具有2/3可分裂度，以实施用于2输入函数的2
‑
LUT和用于3输入函数的3
‑
LUT，所述2
‑
LUT具有作为所述第二级或所述第三级中的多路复用器的输出的、所述第二级中的第二多路复用器的输出，所述3
‑
LUT具有所述第三级中的第一多路复用器的输出。6.根据权利要求1所述的FPGA，其中：所述4
‑
LUT具有包括电路和可编程连接的可分裂度，以实施全加法器，所述全加法器具
有所述加法器函数并且具有包括相同电路和相同可编程连接的2/3可分裂度，以实施具有其它函数的2
‑
LUT和3
‑
LUT。7.根据权利要求1所述的FPGA，其中：所述4
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LUT具有3/3可分裂度，以实施用于3输入函数的3
‑
LUT和用于另一3输入函数的另一3
‑
LUT，所述3
‑
LUT具有所述第三级中的第一多路复用器的输出，所述另一3
‑
LUT具有作为所述第二级或所述第三级中的多路复用器的输出的、所述第三级中的第二多路复用器的输出。8.根据权利要求1所述的FPGA，其中：所述4
‑
LUT具有2/2/3可分裂度，以实施用于2输入函数的2
‑
LUT、用于另一2输入函数的另一2
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LUT以及用于3输入函数的3
‑
LUT，所述2
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LUT具有所述第二级中的第一多路复用器的输出，所述另一2
‑
LUT具有作为所述第二级或所述第三级中的多路复用器的输出的、所述第二级中的第二多路复用器的输出，所述3
‑
LUT具有所述第三级中的第一多路复用器的输出。9.根据权利要求1所述的FPGA，其中：所述4
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LUT具有2/2可分裂度，以通过使针对三个输入的一个无关来实施用于2输入函数的2
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LUT和用于3输入函数的另一2
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LUT，所述2
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LUT具有所述第二级中的第一多路复用器的输出，所述另一2
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LUT具有所述第三级中的第一多路复用器的输出。10.一种现场可编程门阵列的操作方法，即FPGA的操作方法，包括：针对包括加法器函数和其它函数的组中的函数，对具有多路复用器的第一级、第二级、第三级和第四级的4
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LUT进行分裂，以实施多个LUT，所述多个LUT中的每一个具有少于四个级的多路复用器；并且对所述4
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LUT的多个输出中的至少两个的连接进行编程，以在FPGA编程的应用中进一步根据所述4
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LUT实施所述多个LUT，其中所述4
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LUT的多个输出包括所述4
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LUT的第三级中的第一多路复用器的输出、所述4
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LUT的第二级中的第一多路复用器的输出、以及所述4
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LUT的第二级或第三级中的多路复用器的输出。11.根据权利要求10所述的方法，其中对所述4
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LUT的多个输出中的至少两个的连接进行编程包括：使用4
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LUT和外部多路复用器来实施全加法器，所述外部多路复用器位于所述4
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LUT的外部和所述FPGA的内部，其中所述4
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LUT具有选择输入，所述选择输入包括输入到多路复用器的第一级的第一操作数、输入到多路复用器的第二级的第二操作数以及到多路复用器的第三级的进位输入；所述全加法器具有中间信号线，...

【专利技术属性】
技术研发人员：马塞尔，
申请(专利权)人：EFINIX有限公司，
类型：发明
国别省市：