用于可编程门架构的双/四拆分数字信号处理块制造技术

本公开涉及用于可编程门架构的双/四分数字信号处理块。其中，数字信号处理器(DSP)，可以被实施为现场可编程门阵列(FPGA)中的DSP块；该DSP包括可拆分乘法器、可拆分加法器以及可拆分可变移位器；并进一步包括至少一个符号扩展块，以提供正常模式、双拆分模式和四拆分模式。模式。模式。

【技术实现步骤摘要】
用于可编程门架构的双/四拆分数字信号处理块
[0001]相关申请的交叉引用
[0002]本申请要求于2021年3月30日提交的第63/168,017号美国临时申请的优先权，其通过引用合并于此。本申请进一步涉及于2021年3月30日提交的第63/168,009号美国临时申请，其通过引用合并于此。


[0003]本文公开的实施例涉及可编程门架构领域；更具体地，本文公开的实施例涉及具有可拆分的DSP块设计的可编程门架构。

技术介绍

[0004]现代现场可编程门阵列(FPGA)结构架构包括可编程逻辑、可编程路由和宏块，如存储器块、数字信号处理(DSP)块、锁相环(PLL)等。DSP块通常提供数学函数，如整数乘法和加法，这些数学函数通过可编程逻辑实现时效率较低。
[0005]典型地，FPGA中的DSP块被设计为处理每个子模块的特定宽度的输入参数，例如27
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18位乘法器、48位加法器等。一些DSP块被设计为具有被打包到相同DSP块中的运算子/切片(slice)的多个副本，以便它们可以单独工作或作为单个更宽的元件一起工作。在DSP块中可被分成多个更窄元件的单个更宽的元件被称为可拆分元件。一个示例是通过两个19
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18乘法器，以及内部加法器，作为27
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27乘法器运行。在该示例中，可以分成多个更窄的乘法器的27
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27乘法器被认为是可拆分乘法器。另一个示例设置是每切片有两个18
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18乘法器，每块有两个切片，其可以充当一个36
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36乘法器，或者进一步分成每切片两个9
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9乘法器，在单个DSP块中总共有八个9
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9乘法器，代价是一些加法器被禁用。
[0006]与单独使用逻辑元件相比，将多个DSP配对成更宽的(多个)元件允许用DSP块以更高的时钟速率和更少的逻辑元件使用来处理更宽的数学运算。将DSP块拆分为多个更窄的运算子增加了可以用相同量的物理DSP块处理的数学运算子的数量，从而显著提高了FPGA针对更窄的数据宽度的吞吐量。
[0007]对FPGA中块的配置的更大灵活性和更大通用性存在持续的需求。在这种环境下，提出了本公开的实施例。

技术实现思路

[0008]针对具有可拆分元件的数字信号处理器(DSP)描述了各种实施例。一些实施例被实现为DSP块。一些实施例被实现为现场可编程门阵列(FPGA)中的DSP块。
[0009]一个实施例是数字信号处理器。DSP包括可拆分乘法器、可拆分加法器和可拆分可变移位器。DSP还包括至少一个符号扩展块。符号扩展块用于提供DSP的跨模式的同模式运算。DSP的模式包括正常模式、双拆分模式和四拆分模式。
[0010]一个实施例是FPGA中的DSP块。DSP块包括可拆分乘法器、可拆分加法器、第一符号扩展块、第二符号扩展块和可拆分可变移位器。可拆分乘法器在正常模式下提供单个乘法
器，在双拆分模式下提供两个乘法器，在四拆分模式下提供四个乘法器。第一符号扩展块将可拆分乘法器联接到可拆分加法器。第二符号扩展块将输入联接到可拆分加法器。可拆分可变移位器联接到可拆分加法器。可拆分可变移位器在正常模式下提供单个移位器，在双拆分模式下提供两个移位器，在四拆分模式下提供四个移位器。每个所提供的移位器用于根据移位参数移位来自可拆分加法器的结果。
[0011]一个实施例是一种DSP块的操作方法。该方法包括联接可拆分乘法器、可拆分加法器和可拆分可变移位器，以执行数字信号处理。该方法还包括支持DSP块的模式。该模式包括正常模式、双拆分模式和四拆分模式。支持是通过至少一个符号扩展块进行。
[0012]实施例的其他方面和优点将通过下文结合附图的具体实施方式中变得清楚，附图通过示例的方式示出了所描述的实施例的原理。
附图说明
[0013]通过下面给出的具体实施方式和本专利技术的各种实施例的附图，将更全面地理解本文中描述的实施例。然而，这些实施例不应被认为将本专利技术限制为特定实施例，而仅用于说明和理解。
[0014]图1A示出根据一个实施例的DSP的总体架构，该DSP具有每个均是双/四可拆分的子块(如，乘法器、加法器、可变右移位器)。
[0015]图1B进一步示出根据一个实施例的DSP的总体架构，其中子块(如，乘法器、加法器、可变右移位器)均是双/四可拆分的；其示出了通过拆分可拆分元件实现的更宽的可拆分元件和多个示例的更窄拆分元件。
[0016]图2示出根据一个实施例的使用布斯(Booth)编码的华莱士(Wallace)树乘法器中的进位门控来增加对双/四拆分的支持。
[0017]图3示出根据一个实施例的使用Sklansky加法器中的进位门控来增加对双/四拆分的支持。
[0018]图4示出根据一个实施例的使用具有移位参数寄存器的四个副本的四个较小的可变右移位器来实现双/四可拆分的可变右移位器。
具体实施方式
[0019]本文公开的实施例涉及具有DSP块设计的可编程门架构，该DSP块设计可拆分为双模式或四模式，同时分别为所有2/4通道保留乘法加法右移的全部功能。例如在各种实施例中的FPGA或其他集成电路中，可拆分性和各种可拆分元件，诸如组件、信号路径、输入端口和输出端口，是通过具有针对不同位宽和运算模式的选择性和/或可编程性的电路来实现的。
[0020]本文描述的实施例包括新的DSP块设计，其是双/四可拆分的，且不会损失任何功能。具体地，当数据宽度大约是原始数据宽度的一半/四分之一时，每个周期可以执行的乘法加法右移运算的数量将翻两倍/四倍。在一个实施例中，DSP的每个子块，包括乘法器、加法器和可变右移位，均支持双拆分(拆分)模式和四拆分模式二者，其中每个子块将分别以原始输入和输出位宽的一半/四分之一操作，如2/4实例一样。
[0021]在下文描述中，阐述了许多细节以提供对本专利技术的更全面的说明。然而，对于本领
域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本专利技术。在其他实例中，众所周知的结构和设备以框图形式而不是详细地示出，以避免使本专利技术模糊。
[0022]图1A示出DSP设计的一个实施例的总体架构。该实施例和其他实施例适于作为集成电路中的块实现，并且更具体地适于作为FPGA中的DSP块实现。参考图1A，DSP包括19
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18乘法器102、48位加法器108和48位输入/4位参数可变右移位器110，每个均作为DSP中的可拆分元件。对于乘法器102，在双拆分模式下，拆分乘法器的输入位宽(另见图1B)对于最高有效位(MSB)通道为11
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10，对于最低有效位(LSB)通道为8
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8，产生21位和16位结果。在四拆分模式下，MSB通道为7
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6，而3个其他通道为4
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4，分别产生13位和8位结果。对于作为可拆分元件的加法器108和可变右移位器110，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数字信号处理器即DSP，包括：可拆分乘法器；可拆分加法器；可拆分可变移位器；以及至少一个符号扩展块，所述至少一个符号扩展块提供所述DSP的跨模式的符号扩展，所述模式包括正常模式、双拆分模式和四拆分模式。2.根据权利要求1所述的DSP，其中：在所述正常模式下，所述可拆分乘法器包括19
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18乘法器；在所述双拆分模式下，所述可拆分乘法器包括用于最高有效位通道即MSB通道的11
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10乘法器和用于最低有效位通道即LSB通道的8
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8乘法器；或在所述四拆分模式下，所述可拆分乘法器包括用于所述MSB通道的7
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6乘法器和用于三个其他通道中每一个的4
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4乘法器。3.根据权利要求1所述的DSP，其中：在所述正常模式下，所述可拆分加法器包括具有48位输入和48位输出的加法器；在所述双拆分模式下，所述可拆分加法器包括均具有24位输入和24位输出的两个加法器；或在所述四拆分模式下，所述可拆分加法器包括均具有12位输入和12位输出的四个加法器。4.根据权利要求1所述的DSP，其中：在所述正常模式下，所述可拆分可变移位器包括具有48位输入与输出和4位移位参数的移位器；在所述双拆分模式下，所述可拆分可变移位器包括均具有24位输入与输出和相应的4位移位参数的两个移位器；以及在所述四拆分模式下，所述可拆分可变移位器包括均具有12位输入与输出和相应的4位移位参数的四个移位器。5.根据权利要求1所述的DSP，其中，所述至少一个符号扩展块中的每一个根据所述DSP的所述模式中的至少一个来执行符号扩展和零填充。6.根据权利要求1所述的DSP，其中：所述可拆分乘法器利用华莱士树乘法器中的进位门控，通过在所述双拆分模式下提供两个乘法器来支持双拆分，并且通过在所述四拆分模式下提供四个乘法器来支持四拆分。7.根据权利要求1所述的DSP，其中：所述可拆分加法器根据所述DSP的所述模式利用Sklansky超前进位加法器中的进位门控，通过在所述双拆分模式下提供两个加法器来支持双拆分，并且通过在所述四拆分模式下提供四个加法器来支持四拆分。8.根据权利要求1所述的DSP，其中：所述可拆分可变移位器包括均具有27位输入、12位输出和4位移位参数的四个移位器。9.一种数字信号处理块即DSP块，用于现场可编程门阵列即FPGA中，包括：可拆分乘法器，在正常模式下提供单个乘法器，在双拆分模式下提供两个乘法器，在四拆分模式下提供四个乘法器；
可拆分加法器，在所述正常模式下提供单个加法器，在所述双拆分模式下提供两个加法器，在所述四拆分模式下提供四个加法器；第一符号扩展块，用于将所述可拆分乘法器联接到所述可拆分加法器；第二符号扩展块，用于将输入联接到所述可拆分加法器；以及可拆分可变移位器，联接到所述可拆分加法器，并且在所述正常模式下提供单个移位器，在所述双拆分模式下提供两个移位器，在所述四拆分模式下提供四个移位器，每个所提供的移位器根据移位参数移位来自所述可拆分加法器的结果。10.根据权利要求9所述的DSP块，其中：所述可拆分乘法器在所述正常模式下包括19
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18乘法器，在所述双拆分模式下包括用于最高有效位通道即MSB通道的11
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【专利技术属性】
技术研发人员：何曼和，
申请(专利权)人：EFINIX有限公司，
类型：发明
国别省市：