垂直异质结隧道-FET的制造制造技术

示范性实施例包括一种用于制造异质结隧道场效应晶体管（FET）的方法，该方法包括在绝缘体上硅（SOI）衬底的硅层上形成栅极区域，在硅层上邻近栅极区域形成漏极区域并且邻近栅极区域形成垂直异质结源极区域，其中垂直异质结源极区域产生符合与栅极区域相关的栅极场的隧道路径。

【技术实现步骤摘要】
【国外来华专利技术】方法
本专利技术涉及半导体制造，更具体地，涉及实施平面工艺的用于制造垂直异质结隧道场效应晶体管(FET)的系统和方法。
技术介绍
提出隧道-FET以替代/补充已有CMOS技术。优选在器件的源极侧上具有异质结的隧道-FET结构，因为它们能够在增加器件性能的同时抑制在漏极端的寄生双极特性。已有隧道-FET设计主要使用降低栅极场效应的垂直于而不是平行于栅极的隧道结
技术实现思路
本专利技术被限定在现在应该参考的所附权利要求中。本专利技术的优选实施例提供隧道-FET及其制造方法，该隧道-FET具有仅有源极侧异质结的平行栅极隧道路径。使用平行栅极(gate-parallel)隧道路径的其它设计或者不具有异质结或者具有还存在于漏极侧的一个，这增加了寄生双极电流。示范性实施例包括一种用于制造异质结隧道场效应晶体管(FET)的方法，该方法包括在绝缘体上硅(SOI)衬底的硅层上形成栅极区域，在硅层上邻近栅极区域形成漏极区域并且邻近所述栅极区域形成垂直异质结源极区域，其中所述垂直异质结源极区域产生符合(inline with)与栅极区域相关的栅极场的隧道路径。另外的实施例包括用于一种制造异质结隧道场效应晶体管(FET)的方法，该方法包括在绝缘体上硅(SOI)衬底的硅层上形成栅极区域，在硅层上邻近栅极区域形成η-型漏极区域并且邻近所述栅极区域形成垂直异质结源极区域，其中垂直异质结源极区域包括设置在第一 η-型半导体层和第二 η-型半导体层之间的P-型源极区域层。另外的实施例包括一种场效应晶体管(FET)器件，其包括绝缘体上硅(SOI)衬底，设置在SOI衬底上的栅极区域，邻近栅极区域的漏极区域以及邻近所述栅极区域的垂直异质结源极区域，其中所述垂直异质结源极区域产生符合与栅极区域相关的栅极场的隧道路径。另一个示范性实施例包括一种场效应晶体管(FET)器件,其包括绝缘体上娃(SOI)衬底，包括硅衬底层，设置在硅衬底上的掩埋氧化物(绝缘)层以及设置在掩埋氧化物层上的硅层，其中硅层的一部分是η-型的并且设置在垂直异质结源极区域，在硅层上设置的氧化物层，在氧化物层上设置并且在间隔物和硬掩模中包封的栅极，邻近栅极区域的η-型漏极区域，部分设置在η-型硅层的一部分之下的P-型源极区域以及设置在P-型源极区域之下的η-型硅层，其中所述垂直异质结源极区域产生符合与栅极区域相关的栅极场的隧道路径。通过本专利技术的技术可以实现另外的特征和优点。这里详细描述本专利技术的其它实施例和方面并且认为其是本专利技术的所附权利要求的一部分。为了更好地理解本专利技术的有点和特征，参考描述和附图。附图说明在说明书的结论处的权利要求中具体指出并且明确要求保护被认为是本专利技术的主题。从后面联系附图的详细描述中可以明白本专利技术的前述和其它特征和优点图I示出了根据示范性实施例制造的示范性垂直异质结隧道-FET。图2示出了常规拐角器件；图3示出了 Id-Vg点图；图4不出了亚阈值斜率(STS)对漏极电流的关系图。图5示出了用于根据示范性实施例制造垂直异质结隧道-FET的方法的流程图； 图6示出了初始结构；图7示出了中间结构，其中构图并且形成了漏极区域；图8示出了中间结构，其中构图并且形成了用于垂直异质结的区域；图9示出了中间结构，其中构图并且形成了用于源极区域的底切区域；图10示出了中间结构，其中掺杂了用于垂直异质结的区域；以及图11示出了中间结构，其中形成了源极区域。具体实施例方式示范性实施例包括用于制造具有以平面工艺制造的符合栅极的隧道路径的异质结隧道-FET的装置和方法，其给出仅有源极侧异质结的平行栅极隧道路径。这里描述的示范性实施例包括作为MOSFET的替代/补充的隧道-FET。在示范性实施例中，源极处的异质结允许源极注入点处的低有效带隙，而在漏极侧保持高带隙，其抑制寄生双极特性。示范性实施例还包括符合栅极场的隧穿路径。图I示出了根据示范性实施例制造的示范性垂直异质结隧道-FET器件100。在示范性实施例中，器件100可以包括硅衬底105。如这里进一步描述的，硅衬底105可以是绝缘体上硅(SOI)器件的一部分，其可以包括掩埋氧化物层110 (例如，SiO2)和硅层115。器件100还可以包括漏极区域120，其可以是N+Si漏极。器件100还包括源极区域125，其可以是P+SiGe源极。在示范性实施例中，源极区域125是异质结源极的一部分，其包括源极区域125、与源极区域125的半导体材料不同的半导体区域130以及与源极区域的半导体材料不同的半导体区域135。在示范性实施例中，半导体区域130，135是类似的半导体材料，如这里进一步描述的。类似地，半导体区域130，135可以是与漏极区域120相同的半导体材料。在图I的实例中，源极区域是P+SiGe并且半导体区域(以及漏极区域)是N+Si。如这里所述，包括夹在半导体区域130，135之间的源极区域125的垂直异质结在源极注入点处产生低有效带隙，而在漏极区域120处保持高带隙，从而抑制寄生双极特性。另外，垂直异质结126产生与栅极场排成一行的隧道路径140，其期望品质高于现有技术的具有倾角出现的隧穿路径，如这里进一步讨论的。在示范性实施例中，器件100还包括设置在绝缘层150 (例如，氧化物层)上的栅极145。在示范性实施例中，栅极包括间隔物155和硬掩模160。如技术上已公知的，在制造器件100期间间隔物155和硬掩模被实施以构图栅极145并且可以是包括但不限于氮化硅的任意合适的材料。在另一个实例中，栅极间隔物可以具有多层结构并且可以包括氧化硅、氮化硅、氧氮化硅或者其它介质材料。在示范性实施例中，形成栅极145的间隔物155和硬掩模160以在制造处理期间保护栅极145。包封可以避免栅极145的氧化并且还促进在栅极构图期间有可能被破坏或者改变的栅极145的化学剂量的修复和恢复。如上所述，垂直异质结产生符合栅极场的隧道路径140。图2示出了常规拐角器件200，其中与栅极245成倾角产生从源极225到栅极245的隧道路径240。图3示出了Id-Vg图300，对比示范性器件100和常规器件200，从而示出了具有符合栅极场的隧道路径140相对于与栅极245成倾角的隧道路径240的优点。如图所示，对于示范性器件，当栅极电压Vg升高时，漏极电流Id比给定栅极电压的常规器件200升高为100倍。图4示出了示范性器件100和常规器件两者的亚阈值斜率(STS)对漏极电流的图400。如所示，对给定的STS，示范性器件在漏极电流上增加达10，000倍。现在讨论用于制造器件100的示范性方法。图5示出了用于根据示范性实施例制造垂直异质结隧道FET的方法500的流程。在示范性实施例中，本领域的技术人员将明白，可以使用标准CMOS工艺制造这里描述的示范性FET。图6-11示出了在这里描述的每个 制造步骤期间的产生的中间结构。图6示出了在包括硅衬底105、掩埋氧化物层110和硅附加层115的SOI结构上的，被间隔物155和硬掩模160环绕的，具有包封栅极145的初始结构600。在示范性实施例中，可以用技术上已公知的CMOS技术制造初始接结构600。在框505处，进行标准掩蔽和光刻技术以掩蔽初始结构从而构图漏极区域120。图7示出了中间结构700，其中构图并且形成了漏本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：I·劳尔，P·M·索罗门，S·J·克斯特，A·马宗达，
申请(专利权)人：国际商业机器公司，
类型：
国别省市：