一种基于BIST控制的可编程SRAM时序控制系统，包括BIST模块、控制单元以及含有可编程时序控制模块的SRAM模块，其特征是：可编程时序控制模块设有可编程读、写时序控制电路、字线WLL负载复制单元以及读、写位线负载复制单元，可编程读、写时序控制电路的输入为控制单元输出的读、写控制信号，可编程读、写时序控制电路的输出分别连接字线负载复制单元及读、写位线负载复制单元的输入，可编程读、写时序控制电路还输出Rref信号连接灵敏放大器时序控制电路的使能端，二级译码及字线驱动电路中字线WLL驱动复制单元的输出连接可编程读、写时序控制电路的时序端。
【技术实现步骤摘要】
本专利技术涉及一种基于BIST (内嵌自测试)控制的可编程SRAM (静态随机存储器)时序控制系统，属于集成电路设计
技术介绍
随着应用需求的不断发展，电子产品需要集成更多的功能，例如3D视频、游戏，GPS导航、高速的无线上网业务等，越来越高的需求带来了对电子产品性能的要求，从而对集成电路的处理能力和处理速度提出更高的要求。2007年Shweta Srivastava等人发表的论文〈〈Rapid estimation of the probability of SRAM failure due to MOS Thresholdvariations》指出SoC和微处理器系统对SRAM要求越来越高,随着工艺尺寸下降，其它数字电路的性能得到快速提升，但SRAM的性能增加的速度跟不上其它数字电路，因此SRAM的性 能逐渐成为此类系统的瓶颈，其问题是，随着工艺尺寸的不断下降，SRAM存储单元和外围电路尺寸也越来越小，从而エ艺失配对SRAM的性能和可靠性影响越来越大。エ艺失配对SRAM时序控制电路影响较大，传统的设计是通过留有足够的余量来获得，但是在深亚微米エ艺，传统留有设计余量的方法会带来较大的性能损失，且エ艺一致性较差。另外，根据此论文的统计，70%_90%的内部Cache由SRAM组成，而且由于处理数据越来越多，数据和指令Cache占芯片面积越来越大。因此在先进エ艺下，设计高速高可靠性SRAM IP对于高性能SoC和微处理器系统至关重要。SRAM可靠性涉及到很多方面，包括存储单元的读写稳定性、读写时序延迟控制等。SRAM写时序延迟主要涉及到列选择CMUX开关和字线WLL控制信号的时序控制，而读时序延迟涉及到WLL控制信号、列选择CMUX开关、灵敏放大器SA使能信号的时序控制。传统的内部时序控制是通过反相器延迟链来获得，如2003年Zhongyuan Wu等人发表的论文《A highperformance embedded SRAM compiler》,此方法非常简单,但是存在一个致命的缺点，当存在エ艺或环境条件发生变化吋，反相器链不能很好的跟踪被访问单元的延迟。针对此问题，1998 年 B. S. Amrutur 等人发表的论又〈〈A replica technique for wordline and sensecontrol in low-power SRAMs》使用基于复制的存储单元来模拟关键路径,从而控制时序的延迟，这是比较常用的方法，也能较好的跟踪エ艺产生的芯片间失配。但是随着工艺尺寸下降，芯片内部的晶体管失配也越来越突出，传统复制关键路径的方法需要留有足够余量，这会带来较大的性能损失。2009 年 Ya-Chun Lai 等人发表的论文《Robust SRAM design via BIST-assistedtiming-tracking (BATT)》改进了传统复制关键路径的方法，在复制路径的输出端添加ー个长的反相器延迟链，根据多路选择器选择可以选择不同的延迟输出，从而实现可编程的控制时序延迟。多路选择器的控制信号由BIST和外围控制逻辑单元产生，此方法可以根据SRAM读写是否出错来实时调节时序的延迟，可以跟踪芯片间和芯片内的エ艺失配特性，但是延迟路径上増加了反相器链和多个传输门，从而自身带来的延迟较长，不适合高性能应用领域。
技术实现思路
本专利技术主要关注读、写时序延迟对SRAM可靠性影响，要解决的关键技术是针对现有的高性能SRAM读、写时序延迟随着工艺、温度等变化大的问题，提出了一种基于BIST(内嵌自测试)控制的可编程SRAM (静态随机存储器)时序控制系统，采用内嵌自测试BIST检测SRAM读写是否正常工作，根据BIST检测的SRAM读数据正确性来调节读时序延迟的控制电路，从而形成检测和调节的闭环系统，采用复制存储单元读放电支路的关键路径对复制的位线负载进行充放电，从而能更准确跟踪温度等环境对时序影响。可编程时序延迟的主体采用与存储单元同样的晶体管，从而能够克服エ艺、温度等对时序延迟变化大的影响。 本专利技术米用的技术方案是一种基于BIST控制的可编程SRAM时序控制系统,包括BIST模块、控制单元以及含有可编程时序控制模块的SRAM模块，SRAM模块包括由6个晶体管组成的SRAM存储阵列、由多路选择器、灵敏放大器和输入、输出缓冲器组成的数据链路的模块、由一级译码器和ニ级译码及字线驱动电路组成的字线译码路径以及由时序控制电路、灵敏放大器时序控制电路、多路选择器时序控制电路组成的内部时序控制电路；ー级译码器的输出连接ニ级译码及字线驱动电路的输入，ニ级译码器的输出连接SRAM存储阵列的输入，SRAM存储阵列的输出连接多路选择器的输入，多路选择器的输出连接灵敏放大器的输入，灵敏放大器的输出连接输入、输出缓冲器的输入，输入、输出缓冲器的的输出为SRAM读、写数据的输出和输入端，时序控制电路的输出分别连接ニ级译码及字线驱动电路及多路选择器时序控制电路的输入，其特征是可编程时序控制模块设有可编程读、写时序控制电路、字线WLL负载复制単元以及读、写位线负载复制单元，可编程读、写时序控制电路的输入为控制单元输出的读、写控制信号，可编程读、写时序控制电路的输出分别连接字线负载复制单元及读、写位线负载复制单元的输入，可编程读、写时序控制电路还输出Rref信号连接灵敏放大器时序控制电路的使能端，ニ级译码及字线驱动电路中字线WLL驱动复制単元的输出连接可编程读、写时序控制电路的时序端，电路的连接如下 设有3个PMOS管P1、P2、P3 ;1个NMOS管NI ;2个反相器INV1、INV2以及η个NMOS管NPGO、NPGI…NPGn以及NPDO、NPDI…NPDn构成的可编程放电回路阵列，其中，η表示控制信号的位宽，η的数值大于1，小于SRAM存储阵列的行数，可编程放电回路阵列中的NMOS管NPGO、NPGl…NPGn以及NPDO、NPDl…NPDn与SRAM存储阵列中的晶体管參数相同；NM0S管NPGO、NPGI…NPGn的栅端互连并与WLL驱动复制单元的输出连接，NMOS管NPG0、NPG1…NPGn的源端分别与NMOS管NPDO、NPDI…NPDn的漏端连接，NMOS管NPDO、NPDI…NPDn的源端均连接到低电平VSS，NMOS管NPDO、NPDI…NPDn的栅端为为可编程时序控制电路的读、写控制信号输入端，NMOS管NPGO、NPGl…NPGn的漏端互连并与读、写位线负载复制单元的输入端、PMOS管Pl的漏端、PMOS管P2的漏端以及NMOS管NI的漏端连接在一起，PMOS管Pl的栅端与WLL驱动复制単元的输出端、反相器INVl的输入端、PMOS管P3的栅端以及NMOS管NI的栅端连接在一起，反相器INVl的输出端连接PMOS管P2的栅端，PMOS管P2的源端与NMOS管NI的源端、PMOS管P3的漏端以及反相器INV2的输入端连接在一起，PMOS管P3的源端以及PMOS管Pl的源端均连接电源VDD，反相器INV2的输出Rref为整个时序控制电路的输出。本专利技术的优点及有益效果本专利技术通过BIST检测SRAM工作情况来分别调节SRAM读、写时序延迟，从而形成检测和调节的闭环系统，能够对读本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：柏娜，吴秀龙，谭守标，李正平，孟坚，陈军宁，徐超，洪琪，周燕，
申请(专利权)人：安徽大学，
类型：发明
国别省市：
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